公开(公告)号：CN107851606A

公开(公告)日：2018-03-27

申请号：CN201680040726.5

申请日：2016-05-11

申请人： 密克罗奇普技术公司

发明人： 保罗·菲思特

IPC分类号： H01L21/768 ,  H01L23/528

CPC分类号： H01L21/76816 ,  H01L23/528

摘要： 间隔件蚀刻过程在多个半导体裸片中产生超窄导电线。在第一电介质(212)中形成沟槽，接着将牺牲膜(222)沉积到所述第一电介质及形成于其中的沟槽表面上。从所述第一电介质的面及所述沟槽的底部去除平面牺牲膜，从而仅在沟槽壁上留下牺牲膜(222a)。用第二电介质(212a)来填充所述沟槽壁上的所述牺牲膜之间的间隙。去除所述第二电介质的一部分以暴露所述牺牲膜的顶部。去除所述牺牲膜，从而留下填充有导电材料的超细间隙。暴露所述间隙中的所述导电材料的顶部以形成“围篱导体(218a)”。在适当位置处去除所述围篱导体的部分及周围绝缘材料以产生包括经隔离围篱导体的所要导体图案。

公开(公告)号：CN107851564A

公开(公告)日：2018-03-27

申请号：CN201680042427.5

申请日：2016-03-24

申请人： 国际商业机器公司 ,  日本瑞翁株式会社

发明人： R·L·布鲁斯 ,  E·A·乔瑟夫 ,  J·李 ,  铃木健文

IPC分类号： H01L21/302 ,  H01L21/768 ,  H01L21/027 ,  H01L21/3065 ,  H01L21/31 ,  H01L23/522

CPC分类号： H01L21/31116 ,  H01L21/76802 ,  H01L21/76816 ,  H01L21/76877 ,  H01L23/528 ,  H01L23/5329

摘要： 在一个实施例中，一种用于互连制造的氢氟烃气体辅助的等离子体蚀刻方法包括提供介电材料层以及通过施加侵蚀性介质蚀刻气体和聚合蚀刻气体的混合物到介电材料层以在介电材料层中蚀刻沟槽。在另一个实施例中，集成电路包括多个半导体器件和连接该多个半导体器件的多条导线。多条导线的间距约为二十八纳米。

公开(公告)号：CN107768305A

公开(公告)日：2018-03-06

申请号：CN201710709806.1

申请日：2017-08-17

申请人： 三星电子株式会社

发明人： 李镐珍 ,  文光辰 ,  金石镐 ,  方硕哲 ,  安振镐 ,  李来寅

IPC分类号： H01L21/768

CPC分类号： H01L27/1463 ,  H01L21/76898 ,  H01L23/481 ,  H01L24/13 ,  H01L27/14621 ,  H01L27/14627 ,  H01L27/14636 ,  H01L27/14645 ,  H01L27/14683 ,  H01L2224/13025 ,  H01L2224/13101 ,  H01L2924/014 ,  H01L2924/00014 ,  H01L21/76802 ,  H01L21/76804 ,  H01L21/76816

摘要： 一种半导体器件包括：具有彼此面对的第一表面和第二表面的半导体衬底；在半导体衬底的第一表面中形成的沟槽中的蚀刻停止图案；在半导体衬底的第一表面上的第一绝缘层；以及穿过半导体衬底和第一绝缘层的通孔。蚀刻停止图案包围通孔的侧表面的一部分。

公开(公告)号：CN104934412B

公开(公告)日：2018-02-13

申请号：CN201510122317.7

申请日：2015-03-19

申请人： 台湾积体电路制造股份有限公司

发明人： 杨士亿 ,  田希文 ,  李明翰 ,  李香寰 ,  眭晓林

IPC分类号： H01L23/532 ,  H01L21/768

CPC分类号： H01L21/76879 ,  H01L21/28556 ,  H01L21/28562 ,  H01L21/76816 ,  H01L21/76844 ,  H01L21/76876 ,  H01L21/76883 ,  H01L23/481 ,  H01L23/485 ,  H01L23/5226 ,  H01L23/53276 ,  H01L23/53295 ,  H01L2221/1094 ,  H01L2924/0002 ,  H01L2924/00

摘要： 本发明的实施例提供了一种互连结构，其包括：衬底；位于衬底上方的第一导电部件；位于第一导电部件上方的第二导电部件；以及围绕第一导电部件和第二导电部件的介电层。第一导电部件的宽度和第二导电部件的宽度介于10nm与50nm之间。本发明的实施例还提供了一种用于制造互连结构的方法，包括(1)在介电层中形成通孔开口和线性沟槽，(2)在通孔开口中形成一维导电部件，(3)在线性沟槽的侧壁、线性沟槽的底部以及一维导电部件的顶部上方形成共形催化层，以及(4)从线性沟槽的底部和一维导电部件的顶部处去除共形催化层。

公开(公告)号：CN107564887A

公开(公告)日：2018-01-09

申请号：CN201611032654.8

申请日：2016-11-18

申请人： 台湾积体电路制造股份有限公司

发明人： 王青杉 ,  李顺益

IPC分类号： H01L23/528

CPC分类号： H01L27/0629 ,  H01L21/76802 ,  H01L21/76816 ,  H01L21/7684 ,  H01L21/76877 ,  H01L21/8221 ,  H01L21/8234 ,  H01L23/522 ,  H01L23/5226 ,  H01L23/5228 ,  H01L23/528 ,  H01L23/5283 ,  H01L23/535 ,  H01L28/24 ,  H01L29/0649

摘要： 本发明实施例提供一种半导体装置，其包含层间介电结构上的互连层。层间介电结构包含：第一接触件，延伸穿过层间介电结构，电连接到位于层间介电结构下面的楼板结构中的对应第一组件；至少一个第二组件，位于层间介电结构内且与层间介电结构的表面(在垂直于层间介电结构的平面的方向上)间隔一定距离，所述距离小于层间介电结构的厚度；以及第二接触件，直接接触至少一个第二组件的对应第一区域。互连层包含：第一金属化片段，直接接触第一接触件中的对应者；以及第二金属化片段，位于至少一个第二组件的第二区域上方，第二金属化片段的宽度小于第一金属化片段的宽度。

公开(公告)号：CN107452676A

公开(公告)日：2017-12-08

申请号：CN201710640184.1

申请日：2017-07-31

申请人： 睿力集成电路有限公司

发明人： 不公告发明人

IPC分类号： H01L21/768

CPC分类号： H01L21/76816 ,  H01L21/76877 ,  H01L2221/101 ,  H01L2221/1068

摘要： 本发明涉及一种栓塞形成方法及具有该栓塞的半导体器件。其中，栓塞形成方法，包括：提供衬底，在衬底表面形成介质层，在介质层上形成孔洞；扩大孔洞开口端处口径；形成第一导电层在介质层表面上，其包括局部填充在孔洞中的栓塞部；去除空隙、部分介质层和部分第一导电层，暴露出表面平齐的导电栓塞。半导体器件，在衬底表面设置介质层，介质层具有孔洞；电栓塞填充在孔洞中，导电栓塞的表面平齐且暴露于介质层，导电栓塞为实心面。本发明方法形成的导电栓塞具有无空隙、电阻低、可靠性高等优点。

公开(公告)号：CN107424954A

公开(公告)日：2017-12-01

申请号：CN201710173639.3

申请日：2017-03-22

申请人： 台湾积体电路制造股份有限公司

发明人： 陈志壕 ,  游大庆

IPC分类号： H01L21/768

CPC分类号： H01L21/76897 ,  H01L21/31144 ,  H01L21/76811 ,  H01L21/76813 ,  H01L21/76816 ,  H01L21/76877 ,  H01L23/5226 ,  H01L23/528 ,  H01L21/76802 ,  H01L21/76807

摘要： 半导体结构的制造方法包含在导电部件上形成介电层，在介电层上形成具有第一开口的第一掩模。在第一掩模上形成第二掩模，在第二掩模上形成具有第二开口的第三掩模。在第三掩模上形成具有第三开口的第四掩模，第三开口的一部分与第二开口重叠。将第三开口的此部分转移至第二掩模以形成第四开口，第四开口的一部分与第一开口重叠。将第四开口的此部分转移至介电层以形成第五开口。第五开口延伸至介电层中以形成延伸的第五开口，延伸的第五开口暴露出导电部件，将导电材料填入延伸的第五开口。

公开(公告)号：CN104752329B

公开(公告)日：2017-12-01

申请号：CN201310746414.4

申请日：2013-12-30

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 何其暘 ,  张城龙

IPC分类号： H01L21/768

CPC分类号： H01L21/2257 ,  H01L21/31116 ,  H01L21/31144 ,  H01L21/32134 ,  H01L21/76816 ,  H01L21/76895 ,  H01L21/76897 ,  H01L2924/0002 ,  H01L2924/00

摘要： 一种互连结构的形成方法，包括：提供基底，所述基底具有第一区域和第二区域，第一区域和第二区域具有重合的第三区域；在第三区域的层间介质层表面形成具有叠层结构的掩膜层；以掩膜层为掩膜，采用第一刻蚀工艺，在第一区域的层间介质层内形成第一接触通孔；在第一接触通孔底部和侧壁形成金属层；在第一接触通孔底部形成第一金属硅化物层；采用第二刻蚀工艺，去除部分厚度的掩膜层；以掩膜层为掩膜，采用第三刻蚀工艺，在第二区域的层间介质层内形成第二接触通孔；形成填充满第一接触通孔和第二接触通孔的导电层。本发明中形成第一接触通孔的掩膜层部分被用于形成第二接触通孔的掩膜层，减少了形成掩膜层的工艺步骤，优化了互连结构的形成工艺。

公开(公告)号：CN107154395A

公开(公告)日：2017-09-12

申请号：CN201710118081.9

申请日：2017-03-01

申请人： 台湾积体电路制造股份有限公司

发明人： 周家政 ,  纪志坚 ,  柯忠祁 ,  张耀仁 ,  高承远 ,  郭凯翔 ,  施伯铮 ,  李资良 ,  阮俊亿

IPC分类号： H01L23/528 ,  H01L21/60

CPC分类号： H01L21/76835 ,  H01L21/76801 ,  H01L21/76807 ,  H01L21/76816 ,  H01L21/76826 ,  H01L21/76838 ,  H01L21/7684 ,  H01L21/76843 ,  H01L21/76879 ,  H01L21/823431 ,  H01L21/823475 ,  H01L21/845 ,  H01L23/5226 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/53295 ,  H01L29/66545 ,  H01L29/7851 ,  H01L23/528 ,  H01L24/27

摘要： 提供一种器件、结构和方法，由此使用插入层为周围介电层提供附加支撑。插入层可应用于两个介电层之间。一旦成型，沟槽和通孔形成在复合层内，并且插入层将有助于提供支撑，这将限制或者消除可能妨碍随后的工艺步骤(例如使用导电材料填充所述沟槽和通孔)的不期望的弯曲或其它结构性运动。本发明实施例还提供一种用于制造半导体结构的方法和一种半导体结构。

公开(公告)号：CN106910742A

公开(公告)日：2017-06-30

申请号：CN201611067114.3

申请日：2016-11-23

申请人： 三星电子株式会社

发明人： 尹石重 ,  李星勋 ,  韩智勋 ,  郑容沅 ,  曹盛纯

IPC分类号： H01L27/115 ,  H01L27/11578

CPC分类号： H01L23/5283 ,  H01L21/76816 ,  H01L21/76877 ,  H01L23/5226 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11575 ,  H01L27/11582 ,  H01L27/115

摘要： 提供一种垂直存储器装置及其制造方法。所述装置可以包括栅极线结构，栅极线结构包括在第一方向上堆叠并在第二方向上延伸的栅极线。所述装置也可以包括第一台阶图案结构和第二台阶图案结构，第一台阶图案结构包括从栅极线延伸的延伸栅极线并包括第一台阶层，第二台阶图案结构接触第一台阶图案结构，包括延伸栅极线并包括第二台阶层。第n个延伸栅极线(n为偶数)可以设置在每一个第一台阶层的上部处，第n‑1个延伸栅极线可以设置在每一个第二台阶层的上部处。第n‑1个延伸栅极线的暴露部中的每一个用作焊盘区，焊盘区具有不同的面积。