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公开(公告)号：CN102769015B
公开(公告)日：2015-02-18
申请号：CN201210016630.9
申请日：2012-01-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/528
CPC classification number: H01L27/11807 , H01L23/5286 , H01L27/0207 , H01L2027/11881 , H01L2924/0002 , H01L2924/00
Abstract: 一种电路，包括：半导体衬底；底部金属层，位于半导体衬底的上方，其中，在半导体衬底和底部金属层之间没有附加的金属层；以及单元，包括位于底部金属层下方的栓塞层级电源轨。本发明还提供了一种在底部金属层下方带有电源轨的集成电路布局。
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公开(公告)号：CN102768697B
公开(公告)日：2014-10-15
申请号：CN201210115587.1
申请日：2012-04-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50 , H01L21/336 , H01L27/02
CPC classification number: H01L27/0886 , G06F17/5068 , H01L21/823431 , H01L27/0924 , H01L27/11803
Abstract: 一种设计标准单元的方法，包括：确定标准单元中的半导体鳍的最小鳍间距，其中，半导体鳍是FinFET的部分；以及确定在标准单元上方的底部金属层中的金属线的最小金属间距，其中，最小金属间距大于最小鳍间距。该标准单元被布置在集成电路中并且实现在半导体晶圆上。本发明还提出了一种FinFET的适应性鳍设计。
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公开(公告)号：CN104050311A
公开(公告)日：2014-09-17
申请号：CN201410083387.1
申请日：2014-03-07
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种集成电路包括：被配置成具有第一电势的器件的第一导电结构；被配置成具有不同于第一电势的第二电势的器件的第二导电结构；以及设置在第一导电结构和第二导电结构之间的且将第一导电结构和第二导电结构间隔开的维和结构。维和结构与第一导电结构和第二导电结构中的至少一个间隔开在用于形成集成电路的自对准双图案化（“SADP”）工艺的导线之间的固定间隔距离。本发明还提供了用于自对准双图案化的任意金属间隔的系统和方法。
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公开(公告)号：CN103970923A
公开(公告)日：2014-08-06
申请号：CN201310150925.X
申请日：2013-04-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081
Abstract: 本发明提供了执行设局布局的一种或更多种技术和系统。初始的设计布局与电器部件(诸如，标准单元)相关。该初始的设计布局包括第一图案(诸如，芯轴图案)和第二图案(诸如，被动填充图案)。生成用于初始设计布局的初始切割图案。响应与初始切割图案相关的设计规则违背识别而修改初始设计布局从而生成修改的初始设计布局。基于修改的初始设计布局生成更新的切割图案，但不导致设计规则违背。更新的切割图案被应用于更新的初始设计布局从而生成最终的设计布局。最终的设计布局被验证为自对准多重图案化(SAMP)兼容。本发明还提供了一种自对准多重图案化布局设计。
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公开(公告)号：CN102339639B
公开(公告)日：2014-01-01
申请号：CN201010538947.X
申请日：2010-11-05
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C8/10 , G11C11/413
Abstract: 本发明提供一种字符线译码器、内存装置与其电路布局的布置方法。字符线译码器包含驱动电路、字符线、主要输入线、次要输入线、区域译码线、译码线与丛集译码线。在此布置方法中，首先提供驱动器丛集，其包含驱动电路，每一驱动电路的输出是提供字符线中的相应字符线。接着，分别提供第一和第二译码信号于第一和第二译码线，第一译码线是用以选择驱动器丛集中的一者，而第二译码线是用以在被选出的驱动器丛集中，选择驱动电路的一者。然后，提供以第一方向来排列的输入线。接着，提供区域译码线，其是透过输入线的相应一者来耦接至相应驱动器丛集的驱动电路。然后，提供以第一方向来排列的第三译码线，其是耦接至相应区域译码线以及第一译码线的一者。
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Patent Agency Ranking
公开(公告)号：CN102148214B
公开(公告)日：2013-03-13
申请号：CN201010199294.7
申请日：2010-06-09
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5072 , H01L23/5286 , H01L27/0207 , H01L27/11807 , H01L2924/0002 , H01L2924/00
Abstract: 半导体芯片包括一行单元，其中，每个单元包括VDD线和VSS线。单元的所有VDD线连接为单条VDD线，单元的所有VSS线连接为单条VSS线。该行单元中没有具有偶数条G0路径的双图案化完整迹线，或者该行单元中没有具有奇数条G0路径的双图案化完整迹线。此外，还公开了一种用于服从双图案化的标准单元设计的方法。
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公开(公告)号：CN102768697A
公开(公告)日：2012-11-07
申请号：CN201210115587.1
申请日：2012-04-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50 , H01L21/336 , H01L27/02
CPC classification number: H01L27/0886 , G06F17/5068 , H01L21/823431 , H01L27/0924 , H01L27/11803
Abstract: 一种设计标准单元的方法，包括：确定标准单元中的半导体鳍的最小鳍间距，其中，半导体鳍是FinFET的部分；以及确定在标准单元上方的底部金属层中的金属线的最小金属间距，其中，最小金属间距大于最小鳍间距。该标准单元被布置在集成电路中并且实现在半导体晶圆上。本发明还提出了一种FinFET的适应性鳍设计。
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公开(公告)号：CN102738218A
公开(公告)日：2012-10-17
申请号：CN201110426055.5
申请日：2011-12-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/417 , H01L27/092
Abstract: 本发明公开一种集成电路，包括用于第一类型晶体管的第一扩散区域。第一类型晶体管包括第一漏极区和第一源极区。用于第二类型晶体管的第二扩散区域与第一扩散区域分离。第二类型晶体管包括第二漏极区和第二源极区。栅电极在布线方向上跨过第一扩散区域和第二扩散区域连续地延伸。第一金属结构与第一源极区电连接。第二金属结构与第二漏极区电连接。第三金属结构设置在第一和第二金属结构之上并且与其电连接。第一金属结构的宽度基本等于或大于第三金属结构的宽度。
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公开(公告)号：CN102637689A
公开(公告)日：2012-08-15
申请号：CN201210030368.3
申请日：2012-02-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11
CPC classification number: G11C5/06 , G11C5/147 , G11C5/148 , G11C11/417
Abstract: 本发明公开了一种存储器边缘单元，并且，具体地涉及一种电路，该电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管。该PMOS晶体管和NMOS晶体管被配置用于提供具有第一参考电压的第一参考电压节点和具有第二参考电压的第二参考电压节点。该第一参考电压和第二参考电压分别作为存储器单元的第一参考电压和第二参考电压。
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公开(公告)号：CN102479280A
公开(公告)日：2012-05-30
申请号：CN201110229041.4
申请日：2011-08-10
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5077 , G03F7/70433 , G03F7/70466
Abstract: 本发明提供了用于实现符合多重图样化的技术设计布局的方法和装置。一种示例性方法包括：设置具有布线轨迹的布线栅格；向布线轨迹的每一个指定至少两种颜色中的一种；向布线栅格应用具有多个特征的图样布局，其中，多个特征的每一个均对应于至少一个布线轨迹；以及应用特征分裂约束，以确定图样布局是否为符合多重图样化的布局。如果图样布局不是符合多重图样化的布局，则可以修改图样布局直到实现符合多重图样化的布局。如果图样布局是符合多重图样化的布局，则基于每个特征对应的至少一个布线轨迹的颜色对多个特征的每一个进行着色，从而形成着色图样布局，并利用着色图样布局的特征生成至少两个掩模。每个掩模都包括单种颜色的特征。
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