半导体器件及其形成方法
    1.
    发明公开

    公开(公告)号:CN117096097A

    公开(公告)日:2023-11-21

    申请号:CN202310458933.4

    申请日:2023-04-26

    摘要: 本公开提供了半导体器件及其形成方法。一种方法包括:形成第一电容器电极;在所述第一电容器电极上形成第一阻氧层;在所述第一阻氧层上形成电容器绝缘体层;在所述电容器绝缘体层上形成第二阻氧层;在所述第二阻氧层上形成第二电容器电极;以及形成电耦合到所述第一电容器电极的第一接触插塞和电耦合到所述第二电容器电极的第二接触插塞。

    半导体元件及其制作方法
    4.
    发明公开

    公开(公告)号:CN118338773A

    公开(公告)日:2024-07-12

    申请号:CN202311226469.2

    申请日:2023-09-21

    IPC分类号: H10N97/00 H01L21/768

    摘要: 根据本揭露内容的一些实施例,揭露一种半导体元件及其制作方法,方法包含:形成第一电极;沉积介电质层在第一电极上方,其中介电质层具有第一介电常数以及第一厚度;沉积介电质盖层在介电质层上方,其中介电质盖层具有高于第一介电常数的第二介电常数,且介电质盖层具有大于第一厚度的第二厚度;形成第二电极在介电质盖层上方;形成第一接触塞电性连接至第一电极;以及形成第二接触塞电性连接至第二电极。

    半导体器件及其形成方法
    6.
    发明公开

    公开(公告)号:CN118712135A

    公开(公告)日:2024-09-27

    申请号:CN202410739900.1

    申请日:2024-06-07

    IPC分类号: H01L21/8238 H01L27/092

    摘要: 一种形成半导体器件的方法包括形成CFET结构,CFET结构具有底部栅极区和顶部栅极区,底部栅极区具有围绕第一多个沟道缠绕的第一多个栅极介电层,顶部栅极区具有包绕第二多个沟道的第二多多个栅极介电层。该方法包括执行第一偶极环工艺以将第一偶极掺杂剂驱入到第一多个栅极介电层中,以及执行第二偶极环工艺来将第二偶极掺杂剂驱入第二多个栅极介电层中。并且在执行第一和第二偶极环工艺之后,该方法包括在第一和第二多个栅极介电层上沉积栅极金属。本申请的实施例还公开了一种半导体器件。

    半导体结构及其制造方法
    7.
    发明公开

    公开(公告)号:CN117320540A

    公开(公告)日:2023-12-29

    申请号:CN202311143147.1

    申请日:2023-09-06

    IPC分类号: H10N97/00

    摘要: 提供了半导体结构及其制造方法。一种示例性方法包括在衬底上沉积第一导电材料层,图案化第一导电材料以在衬底上方形成第一导体板,在第一导体板上形成第一高K介电层,在第一高K介电层上形成第二高K介电层,在第二高K介电层上形成第三高K介电层,并且形成在第三高K介电层上方并且与第一导体板垂直重叠的第二导体板,其中第一高K介电层的组成与第三高K介电层的组成相同,并且不同于第二高K介电层的组成。