半导体器件及其制造方法

    公开(公告)号:CN107230729B

    公开(公告)日:2022-04-19

    申请号:CN201710178653.2

    申请日:2017-03-23

    摘要: 一种半导体器件包括位于衬底上方沿着第一方向延伸的鳍,和位于鳍上方在第二方向上延伸的栅极结构。栅极结构包括位于鳍上方的栅极介电层、位于栅极介电层上方的栅电极、和位于沿着第二方向延伸的栅电极的相对横向表面上的绝缘栅极侧壁。在与栅电极结构相邻的区域中的鳍中形成源极/漏极区,并且应力源层位于源极/漏极区和半导体衬底之间。应力源层包括含有1019原子cm‑3或更少的掺杂剂的GeSn或SiGeSn,以及鳍的位于栅极结构下方的部分是沟道区。本发明实施例涉及半导体器件及其制造方法。

    制造半导体装置的方法
    4.
    发明授权

    公开(公告)号:CN109427593B

    公开(公告)日:2021-11-02

    申请号:CN201810987391.9

    申请日:2018-08-28

    IPC分类号: H01L21/336 H01L29/78

    摘要: 一种制造半导体装置的方法包含在基板上形成具有交替的多个第一半导体层和多个第二半导体层的堆叠的鳍状结构。多个第一半导体层和多个第二半导体层包含沿第一半导体层和第二半导体层的长度的第二部分的任一侧上的第一部分。多个第一半导体层和多个第二半导体层是由不同的材料形成。移除第一半导体层的第二部分以形成开口。形成掩模层于开口上方的最上层的第二半导体层的第二部分上方。利用来自辐射源的辐射照射第一半导体层和第二半导体层的第一部分,以使来自第一半导体层和第二半导体层的第一部分的材料彼此结合。

    半导体元件及其制造方法

    公开(公告)号:CN108122754B

    公开(公告)日:2021-09-14

    申请号:CN201711204403.8

    申请日:2017-11-27

    IPC分类号: H01L21/324 H01L21/336

    摘要: 制造半导体元件的方法包含形成具有第一元素及第二元素于半导体基材上的合金半导体材料层;形成遮罩于合金半导体材料层上,以提供合金半导体材料层的屏蔽部分及未屏蔽部分;以来自辐射源的辐射照射未被遮罩覆盖的合金半导体材料层的未屏蔽部分,以转化合金半导体材料层,致使合金半导体材料层的未屏蔽部分的表面区域具有比合金半导体材料层的未屏蔽部分的内部区域高的第二元素的浓度,其中表面区域覆着内部区域。

    制造半导体装置的方法
    6.
    发明公开

    公开(公告)号:CN109427593A

    公开(公告)日:2019-03-05

    申请号:CN201810987391.9

    申请日:2018-08-28

    IPC分类号: H01L21/336 H01L29/78

    摘要: 一种制造半导体装置的方法包含在基板上形成具有交替的多个第一半导体层和多个第二半导体层的堆叠的鳍状结构。多个第一半导体层和多个第二半导体层包含沿第一半导体层和第二半导体层的长度的第二部分的任一侧上的第一部分。多个第一半导体层和多个第二半导体层是由不同的材料形成。移除第一半导体层的第二部分以形成开口。形成掩模层于开口上方的最上层的第二半导体层的第二部分上方。利用来自辐射源的辐射照射第一半导体层和第二半导体层的第一部分,以使来自第一半导体层和第二半导体层的第一部分的材料彼此结合。

    半导体结构及其形成方法
    8.
    发明公开

    公开(公告)号:CN116247005A

    公开(公告)日:2023-06-09

    申请号:CN202310095228.2

    申请日:2023-02-07

    摘要: 提供了半导体结构及其形成方法。在实施例中,方法包含接收工作件,包含基板、自基板突出的主动区、以及设置于主动区的通道区上方的虚置栅极结构。方法亦包含形成沟槽于主动区的源极/漏极区中,形成牺牲结构于沟槽中,顺应地沉积介电膜于工作件上方,执行第一蚀刻制程以回蚀刻介电膜并形成沿着牺牲结构的多个侧壁延伸的多个鳍片侧壁间隔物,执行第二蚀刻制程以移除牺牲结构并露出沟槽,形成外延源极/漏极部件于沟槽中以使鳍片侧壁间隔物包夹外延源极/漏极部件的一部分,以及以栅极堆叠取代虚置栅极结构。

    半导体器件和形成半导体器件的方法

    公开(公告)号:CN112151542A

    公开(公告)日:2020-12-29

    申请号:CN202010591896.0

    申请日:2020-06-24

    摘要: 半导体器件包括设置在半导体器件的NMOS区域中的第一器件。第一器件包括具有纳米结构沟道的垂直堆叠件的第一全环栅(GAA)器件。半导体器件还包括在半导体器件的PMOS区域中的第二器件。第二器件包括FinFET,该FinFET包括具有鳍宽度的鳍结构。鳍结构与相邻的鳍结构分隔开鳍间距。纳米结构沟道的最大沟道宽度不大于鳍宽度和鳍间距的总和。可选地,第二器件包括与第一GAA器件具有不同数量的纳米结构沟道的第二GAA器件。本发明的实施例还涉及形成半导体器件的方法。