公开(公告)号：CN107425065A

公开(公告)日：2017-12-01

申请号：CN201710034693.X

申请日：2013-08-28

申请人： 英特尔公司

发明人： A·J·派特 ,  T·加尼 ,  M·博尔 ,  C·韦布 ,  H·戈麦斯 ,  A·卡佩拉尼

IPC分类号： H01L29/78 ,  H01L21/768 ,  H01L21/336

CPC分类号： H01L21/76897 ,  H01L21/28008 ,  H01L21/31111 ,  H01L21/76807 ,  H01L21/76834 ,  H01L21/76895 ,  H01L23/5226 ,  H01L23/53257 ,  H01L29/66545 ,  H01L29/66583 ,  H01L29/785

摘要： 描述了布置在栅极的有源部分上的栅极触点结构以及形成这种栅极触点结构的方法。例如，一种半导体结构包括具有有源区和隔离区的衬底。栅极结构具有布置在所述衬底的有源区上的部分和布置在所述衬底的隔离区上的部分。源极区和漏极区布置在所述衬底的有源区中、并且位于所述栅极结构的布置在有源区上的部分的任一侧上。栅极触点结构布置在所述栅极结构的布置在所述衬底的有源区上的部分上。

公开(公告)号：CN104584227A

公开(公告)日：2015-04-29

申请号：CN201380045169.2

申请日：2013-06-07

申请人： 英特尔公司

发明人： A·卡佩拉尼 ,  P·保蒂 ,  B·E·贝蒂 ,  A·J·派特

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/0676 ,  B82Y10/00 ,  H01L21/02532 ,  H01L21/76264 ,  H01L21/76895 ,  H01L23/535 ,  H01L29/0649 ,  H01L29/0673 ,  H01L29/1079 ,  H01L29/42376 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/785 ,  H01L29/786 ,  H01L29/78696 ,  H01L2029/7858

摘要： 描述了形成在全局隔离或局部隔离的衬底上的三维的锗基半导体器件。例如，半导体器件包括半导体衬底。绝缘结构被设置在所述半导体衬底上方。三维含锗基体被设置在半导体释放层上，所述半导体释放层被设置在所述绝缘结构上。所述三维含锗基基体包括沟道区和在所述沟道区的任一侧上的源极区/漏极区。所述半导体释放层在所述源极区/漏极区下方，但不在所述沟道区下方。所述半导体释放层由与所述三维含锗基体的材料不同的半导体材料构成。栅极电极叠置体包围所述沟道区，其中，栅极电极叠置体的一部分被设置在所述绝缘结构上并横向相邻于所述半导体释放层。

公开(公告)号：CN104137237A

公开(公告)日：2014-11-05

申请号：CN201180076434.4

申请日：2011-12-23

申请人： 英特尔公司

发明人： S·M·塞亚 ,  A·卡佩拉尼 ,  M·D·贾尔斯 ,  R·里奥斯 ,  S·金 ,  K·J·库恩

IPC分类号： H01L21/336 ,  H01L29/78

CPC分类号： H01L29/78618 ,  B82Y40/00 ,  H01L21/268 ,  H01L29/0673 ,  H01L29/0847 ,  H01L29/42356 ,  H01L29/42392 ,  H01L29/66477 ,  H01L29/66742 ,  H01L29/66787 ,  H01L29/66977 ,  H01L29/7839 ,  H01L29/7845 ,  H01L29/7848 ,  H01L29/78651 ,  H01L29/78684 ,  H01L29/78696

摘要： 描述了具有非分立的源极区和漏极区的纳米线结构。例如，半导体器件包括布置在衬底之上的多条垂直堆叠的纳米线。每条纳米线包括布置在纳米线中的分立的沟道区。栅极电极叠置体包围多条垂直堆叠的纳米线。一对非分立的源极区和漏极区布置在多条垂直堆叠的纳米线的分立的沟道区的任一侧上并与多条垂直堆叠的纳米线的分立的沟道区相邻。

公开(公告)号：CN101203947A

公开(公告)日：2008-06-18

申请号：CN200680022184.5

申请日：2006-06-21

申请人： 英特尔公司

发明人： J·卡瓦利洛斯 ,  A·卡佩拉尼 ,  J·布雷斯克 ,  S·达塔 ,  M·多奇 ,  M·梅茨 ,  C·巴恩斯 ,  R·曹

IPC分类号： H01L21/336 ,  H01L21/28 ,  H01L29/78 ,  H01L29/49

CPC分类号： H01L29/66636 ,  H01L21/28079 ,  H01L29/495 ,  H01L29/66545 ,  H01L29/7834

摘要： 本发明涉及一种互补型金属氧化物半导体集成电路，其可以形成有PMOS器件，而该PMOS器件可利用替代金属栅极及抬高的源极漏极形成。抬高的源极漏极可以由掺杂了P型的外延沉积锗硅材料形成。替代金属栅极过程产生了金属栅电极，并且可能会涉及到氮化物蚀刻阻止层的去除。

公开(公告)号：CN106952958B

公开(公告)日：2021-07-20

申请号：CN201710082990.1

申请日：2011-12-23

申请人： 英特尔公司

发明人： A·卡佩拉尼 ,  K·J·库恩 ,  R·里奥斯 ,  G·比马拉塞蒂 ,  T·加尼 ,  S·金

IPC分类号： H01L29/78 ,  H01L27/092

摘要： 描述了具有调制纳米线数目的半导体器件和形成这种器件的方法例如，半导体结构包括第一半导体器件，第一半导体器件具有设置于衬底上方并且在具有第一最高纳米线的第一垂直平面中叠置的多个纳米线。第二半导体器件具有设置于衬底上方并且在具有第二最高纳米线的第二垂直平面中叠置的一个或多个纳米线。第二半导体器件包括比第一半导体器件少一个或多个的纳米线。第一和第二最高纳米线设置于与第一和第二垂直平面正交的平面中。

公开(公告)号：CN104584222B

公开(公告)日：2018-01-26

申请号：CN201380043706.X

申请日：2013-08-28

申请人： 英特尔公司

发明人： A·J·派特 ,  T·加尼 ,  M·博尔 ,  C·韦布 ,  H·戈麦斯 ,  A·卡佩拉尼

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L21/76897 ,  H01L21/28008 ,  H01L21/31111 ,  H01L21/76807 ,  H01L21/76834 ,  H01L21/76895 ,  H01L23/5226 ,  H01L23/53257 ,  H01L29/66545 ,  H01L29/66583 ,  H01L29/785

摘要： 描述了布置在栅极的有源部分上的栅极触点结构以及形成这种栅极触点结构的方法。例如，一种半导体结构包括具有有源区和隔离区的衬底。栅极结构具有布置在所述衬底的有源区上的部分和布置在所述衬底的隔离区上的部分。源极区和漏极区布置在所述衬底的有源区中、并且位于所述栅极结构的布置在有源区上的部分的任一侧上。栅极触点结构布置在所述栅极结构的布置在所述衬底的有源区上的部分上。

公开(公告)号：CN104584223A

公开(公告)日：2015-04-29

申请号：CN201380044198.7

申请日：2013-06-11

申请人： 英特尔公司

发明人： A·卡佩拉尼 ,  A·J·派特 ,  T·加尼 ,  H·戈麦斯 ,  S·金

IPC分类号： H01L29/78 ,  H01L21/20

CPC分类号： H01L29/42392 ,  B82Y10/00 ,  H01L21/30604 ,  H01L21/845 ,  H01L29/0649 ,  H01L29/0673 ,  H01L29/0847 ,  H01L29/401 ,  H01L29/41725 ,  H01L29/42356 ,  H01L29/66439 ,  H01L29/66545 ,  H01L29/775 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/78696

摘要： 描述了在整体隔离的或局部隔离的衬底上形成的应变栅极全包围半导体器件。例如，一种半导体器件包括半导体衬底。绝缘结构被布置在半导体衬底之上。三维沟道区被布置在绝缘结构之上。源极区和漏极区被布置在三维沟道区的任一侧上和外延种子层上。外延种子层由与三维沟道区不同的半导体材料组成，且被布置在绝缘结构上。栅极电极叠置体围绕三维沟道区，具有布置在绝缘结构上的部分并与外延种子层横向相邻。

公开(公告)号：CN103999200A

公开(公告)日：2014-08-20

申请号：CN201180075728.5

申请日：2011-12-23

申请人： 英特尔公司

发明人： A·卡佩拉尼 ,  P·G·托尔钦斯基 ,  K·J·库恩 ,  G·A·格拉斯 ,  V·H·勒

IPC分类号： H01L21/336 ,  H01L29/78

CPC分类号： H01L29/045 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/823821 ,  H01L27/0924 ,  H01L27/1211 ,  H01L29/0649 ,  H01L29/0673 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/775 ,  H01L29/78687 ,  H01L29/78696

摘要： 描述了具有纳米线或半导体主体的共衬底半导体器件和用于形成这种共衬底器件的方法，其中所述纳米线或半导体主体具有不同材料取向或组成。例如，半导体结构包括具有设置于结晶衬底之上的第一纳米线或半导体主体的第一半导体器件。所述第一纳米线或半导体主体由具有第一全局晶体取向的半导体材料组成。所述半导体结构还包括具有设置于所述结晶衬底之上的第二纳米线或半导体主体的第二半导体器件。所述第二纳米线或半导体主体由具有不同于所述第一全局取向的第二全局晶体取向的半导体材料组成。所述第二纳米线或半导体主体通过设置于所述第二纳米线或半导体主体与所述结晶衬底之间的隔离基座与所述结晶衬底隔离。

公开(公告)号：CN106941079B

公开(公告)日：2021-03-16

申请号：CN201710329076.2

申请日：2013-06-07

申请人： 英特尔公司

发明人： A·卡佩拉尼 ,  P·保蒂 ,  B·E·贝蒂 ,  A·J·派特

IPC分类号： H01L21/335 ,  H01L21/336 ,  H01L29/06 ,  H01L29/10 ,  H01L29/423 ,  H01L29/775 ,  H01L29/78 ,  H01L29/786 ,  B82Y10/00

摘要： 描述了形成在全局隔离或局部隔离的衬底上的三维的锗基半导体器件。例如，半导体器件包括半导体衬底。绝缘结构被设置在所述半导体衬底上方。三维含锗基体被设置在半导体释放层上，所述半导体释放层被设置在所述绝缘结构上。所述三维含锗基基体包括沟道区和在所述沟道区的任一侧上的源极区/漏极区。所述半导体释放层在所述源极区/漏极区下方，但不在所述沟道区下方。所述半导体释放层由与所述三维含锗基体的材料不同的半导体材料构成。栅极电极叠置体包围所述沟道区，其中，栅极电极叠置体的一部分被设置在所述绝缘结构上并横向相邻于所述半导体释放层。

公开(公告)号：CN109346439A

公开(公告)日：2019-02-15

申请号：CN201811133486.0

申请日：2011-12-21

申请人： 英特尔公司

发明人： A·卡佩拉尼 ,  K·J·库恩 ,  R·里奥斯 ,  A·C·达维拉拉托雷 ,  T·加尼

IPC分类号： H01L21/8234 ,  H01L21/84 ,  H01L27/088 ,  H01L27/12 ,  H01L21/308

摘要： 描述了具有调节高度的三维主体的半导体器件和形成这样的器件的方法。例如，半导体结构包括具有设置在衬底之上的第一半导体主体的第一半导体器件。第一半导体主体具有第一高度和带有第一水平面的最上表面。半导体结构还包括具有设置在衬底之上的第二半导体主体的第二半导体器件。第二半导体主体具有第二高度和带有第二水平面的最上表面。第一和第二水平面是共平面的，且第一和第二高度是不同的。