公开(公告)号：CN105122455A

公开(公告)日：2015-12-02

申请号：CN201480021799.0

申请日：2014-04-16

申请人： 硅存储技术公司

发明人： N.杜 ,  J.金 ,  X.刘

IPC分类号： H01L29/423 ,  H01L29/66 ,  H01L29/788 ,  H01L27/115

CPC分类号： G11C16/14 ,  G11C16/0416 ,  H01L27/11521 ,  H01L27/11553 ,  H01L29/42328 ,  H01L29/42336 ,  H01L29/66825 ,  H01L29/7881 ,  H01L29/7889

摘要： 本发明公开了一种存储器装置及其制造方法，其中在半导体材料衬底中形成沟槽。源极区形成于所述沟槽下方，并且位于所述源极区和漏极区之间的沟道区包括基本上沿所述沟槽的侧壁延伸的第一部分和基本上沿所述衬底的表面延伸的第二部分。浮栅设置在所述沟槽中，并且与所述沟道区第一部分绝缘以便控制其导电性。控制栅设置在所述沟道区第二部分上面并且与其绝缘，以便控制其导电性。擦除栅至少部分地设置在所述浮栅上面并且与其绝缘。导电耦合栅设置在所述沟槽中，邻近所述浮栅并且与其绝缘，并且位于所述源极区上面且与其绝缘。

公开(公告)号：CN1947251A

公开(公告)日：2007-04-11

申请号：CN200580012375.9

申请日：2005-02-10

申请人： 爱特梅尔股份有限公司

发明人： B·洛耶克

IPC分类号： H01L27/108 ,  G11C11/22 ,  G11C11/34

CPC分类号： H01L29/7887 ,  G11C16/0433 ,  G11C2216/10 ,  H01L21/28123 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11553 ,  H01L27/11558 ,  H01L27/11582 ,  H01L29/42324 ,  H01L29/42336 ,  H01L29/42384 ,  H01L29/66742 ,  H01L29/66772 ,  H01L29/66825 ,  H01L29/78642 ,  H01L29/7886

摘要： 一种具有成行成列地设置的存储单元(13)的存储器数组(10)，每一存储单元具有双EEPROM(15，115)，其特征在于具有用于集中电场的表面下台阶(53，54)式浮栅。EEPROM只使用一单多晶硅层，其的一部分为每一EEPROM的浮栅(82，84)，而另一部分则为字线(WL1，WL2)。双EEPROM通过具有的扩散的控制线(62，64)和扩散的位线(BL1)共享一表面下的共电极(92)。所述双EEPROM对称于该共电极。

公开(公告)号：CN1255873C

公开(公告)日：2006-05-10

申请号：CN02130581.1

申请日：2002-08-16

申请人： 南亚科技股份有限公司

发明人： 林圻辉 ,  林正平 ,  李培瑛 ,  连日昌

IPC分类号： H01L21/8247 ,  H01L27/115

CPC分类号： H01L27/115 ,  H01L27/11553 ,  H01L29/42324 ,  H01L29/7885

摘要： 本发明涉及一种分离栅极式快闪存储器，包括一基底、一导电间柱、一源极及一漏极掺杂区、一绝缘层、一导电间隙壁、一第一绝缘间柱、一第一导电层、及一第一绝缘间隙壁。此基底具有一沟道，其下半部设置有作为源极线的导电间柱。源极掺杂区形成于与导电间柱相邻的基底中，绝缘层则设置于导电间柱上。作为浮置栅极的导电间隙壁设置于沟道上半部内侧壁，第一绝缘间柱设置于沟道内的绝缘层上。作为控制栅极的第一导电层设置于导电间隙壁外侧的部分的基底上且第一绝缘间隙壁设置于导电间隙壁侧壁而覆盖第一导电层。漏极掺杂区形成于第一导电层外侧的基底中。

公开(公告)号：CN105122455B

公开(公告)日：2018-04-17

申请号：CN201480021799.0

申请日：2014-04-16

申请人： 硅存储技术公司

发明人： N.杜 ,  J.金 ,  X.刘

IPC分类号： H01L29/423 ,  H01L21/336 ,  H01L29/788 ,  H01L27/11521 ,  H01L27/11553 ,  G11C16/14 ,  G11C16/04

CPC分类号： G11C16/14 ,  G11C16/0416 ,  H01L27/11521 ,  H01L27/11553 ,  H01L29/42328 ,  H01L29/42336 ,  H01L29/66825 ,  H01L29/7881 ,  H01L29/7889

摘要： 本发明公开了一种存储器装置及其制造方法，其中在半导体材料衬底中形成沟槽。源极区形成于所述沟槽下方，并且位于所述源极区和漏极区之间的沟道区包括基本上沿所述沟槽的侧壁延伸的第一部分和基本上沿所述衬底的表面延伸的第二部分。浮栅设置在所述沟槽中，并且与所述沟道区第一部分绝缘以便控制其导电性。控制栅设置在所述沟道区第二部分上面并且与其绝缘，以便控制其导电性。擦除栅至少部分地设置在所述浮栅上面并且与其绝缘。导电耦合栅设置在所述沟槽中，邻近所述浮栅并且与其绝缘，并且位于所述源极区上面且与其绝缘。

公开(公告)号：CN105374674B

公开(公告)日：2018-01-26

申请号：CN201510484856.5

申请日：2015-08-07

申请人： 东京毅力科创株式会社

发明人： 石田竜宇 ,  斋藤祐介

IPC分类号： H01L21/3065

CPC分类号： H01J37/32165 ,  H01J37/32091 ,  H01L21/31116 ,  H01L21/32137 ,  H01L27/11553 ,  H01L27/1158

摘要： 本发明涉及多层膜的蚀刻方法。[课题]要求对形成于多层膜的空间的垂直性在被处理体的一部分区域中的劣化进行抑制。[解决手段]多层膜的蚀刻方法包括在等离子体处理装置的处理容器内使等离子体产生，对多层膜进行蚀刻的工序。在该工序中，由用于向被处理体的中央区域供给气体的第1供给部和用于向该中央区域的外侧的区域供给气体的第2供给部，供给含有氢气、溴化氢气体、含氟气体、烃气体、氢氟烃气体和全氟烃气体的第1处理气体，由第1供给部和第2供给部中的一者，进一步供给包含烃气体和全氟烃气体的第2处理气体，并使第1处理气体和第2处理气体激发。

公开(公告)号：CN103247626A

公开(公告)日：2013-08-14

申请号：CN201310158971.4

申请日：2013-05-02

申请人： 复旦大学

发明人： 王鹏飞 ,  张卫 ,  孙清清

IPC分类号： H01L27/105 ,  H01L29/788 ,  H01L29/10 ,  H01L21/8239

CPC分类号： H01L29/788 ,  H01L21/265 ,  H01L21/28273 ,  H01L21/28525 ,  H01L21/30604 ,  H01L21/3085 ,  H01L21/3086 ,  H01L27/0727 ,  H01L27/11521 ,  H01L27/11553 ,  H01L27/11556 ,  H01L29/0847 ,  H01L29/1037 ,  H01L29/401 ,  H01L29/41 ,  H01L29/42324 ,  H01L29/42336 ,  H01L29/4916 ,  H01L29/66356 ,  H01L29/66666 ,  H01L29/66825 ,  H01L29/7391 ,  H01L29/7827 ,  H01L29/7889 ,  H01L29/861

摘要： 本发明属于半导体存储器技术领域，具体涉及一种半浮栅器件，包括至少一个半导体衬底、一个源区、一个漏区、一个浮栅、一个控制栅、一个垂直沟道区以及一个用于连接所述浮栅与所述漏区的栅控p-n结二极管。本发明所提出的半浮栅器件用浮栅存储信息，并通过所述栅控p-n结二极管对浮栅进行充电或放电，具有单元面积小、芯片密度高、对数据进行存储时操作电压低、数据保持能力强等优点。

公开(公告)号：CN100411179C

公开(公告)日：2008-08-13

申请号：CN200510099197.X

申请日：2005-09-13

申请人： 因芬尼昂技术股份公司

发明人： M·维霍文

IPC分类号： H01L27/112 ,  H01L29/78

CPC分类号： H01L27/115 ,  H01L27/11553 ,  H01L27/11568 ,  H01L29/7881 ,  H01L29/792 ,  H01L29/7926

摘要： 以一半导体衬底的主要表面的凹处，较佳为圆柱形凹处形成存储单元，其包括在侧壁与一栅极电极处的存储层序列，并具有与第一及第二位线以列方式连接的上及下源极/漏极区域。在所述第一及第二位线上配置有字线，其与栅极电极行连接。所述垂直晶体管结构促进所述单元的进一步收缩，并产生所需的最小有效沟道长度。

公开(公告)号：CN100350613C

公开(公告)日：2007-11-21

申请号：CN02804798.2

申请日：2002-02-06

申请人： 微米技术有限公司

发明人： L·福尔贝斯

IPC分类号： H01L27/108

CPC分类号： H01L29/66825 ,  G11C29/789 ,  H01L21/84 ,  H01L27/115 ,  H01L27/11553 ,  H01L27/11556 ,  H01L27/1203 ,  H01L29/7881

摘要： 本发明提供用于可编程存储器的寻址和译码器电路的结构和方法。存储器寻址和译码器电路包括多条地址线和多条输出线，由此地址线和输出线形成一个阵列。多个垂直柱体在输出线和地址线交叉处从半导体衬底向外延伸。每个柱体包括由氧化层分隔的单晶的第一接触层和第二接触层。靠近该多个垂直柱体选择性地设置多个单晶的超薄垂直浮栅晶体管。每个单晶的垂直浮栅晶体管包括耦连到第一接触层的超薄单晶垂直的第一源/漏区、耦连到第二接触层的超薄单晶垂直的第二源/漏区、以及与氧化层相对设置并耦连第一和第二源/漏区的超薄单晶垂直体区。浮栅与超薄单晶垂直体区相对。多条地址线的每一条地址线作为一个控制栅、设置在柱体的行之间并与单晶垂直浮栅晶体管的浮栅相对。

公开(公告)号：CN105023927B

公开(公告)日：2019-07-23

申请号：CN201410509433.X

申请日：2014-09-28

申请人： 爱思开海力士有限公司

发明人： 李起洪 ,  皮昇浩 ,  宾眞户

IPC分类号： H01L27/11565 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11578 ,  H01L27/11553 ,  H01L27/11575 ,  H01L27/11582 ,  H01L21/768

CPC分类号： H01L27/11582 ,  H01L21/76843 ,  H01L21/76849 ,  H01L21/76877 ,  H01L27/11553 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11578

摘要： 一种半导体器件包括：半导体图案；导电层，每个导电层包括半导体图案穿通的第一部分和具有大于第一部分的厚度的第二部分，其中，每个导电层的第一部分包括包围半导体图案的第一阻挡图案以及形成在第一阻挡图案中且具有相对于第一阻挡图案的刻蚀选择性的材料图案，每个导电层的第二部分包括导电图案；以及接触插塞，其连接至每个导电层的第二部分。

公开(公告)号：CN103456737B

公开(公告)日：2017-12-01

申请号：CN201210356628.6

申请日：2012-09-19

申请人： 爱思开海力士有限公司

发明人： 李起洪 ,  皮昇浩 ,  田锡旼

IPC分类号： H01L27/1158 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11519 ,  H01L27/11553 ,  H01L27/11565

CPC分类号： H01L27/11578 ,  H01L27/11519 ,  H01L27/11553 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/1158 ,  H01L27/11582 ,  H01L27/12 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7889 ,  H01L29/7926

摘要： 本发明公开了一种半导体器件及其制造方法，所述半导体器件包括：第一源极层；至少一个第二源极层，所述第二源极层大体形成在第一源极层中；多个导电层，所述多个导电层大体层叠在第一源极层之上；沟道层，所述沟道层穿通多个导电层且与第二源极层耦接；以及至少一个第三源极层，所述第三源极层大体形成在第二源极层中，其中，所述第三源极层穿通第二源极层且与第一源极层耦接。