公开(公告)号：JP2017107626A

公开(公告)日：2017-06-15

申请号：JP2015241231

申请日：2015-12-10

Applicant: 株式会社東芝

Inventor： 梅澤 裕介

IPC: G11C16/02 ,  G11C16/04 ,  H01L27/115 ,  H01L27/10 ,  H01L29/788 ,  H01L21/336 ,  H01L29/792 ,  G11C16/06

Abstract: 【課題】プログラムディスターブを抑制できる半導体装置を提供する。 【解決手段】実施形態によれば、メモリセルユニットと、ビット線と、ソース線と、複数のワード線WL0〜WLnと、ロウ制御回路202と、を含む。メモリセルユニットは、直列に接続された複数のメモリセルを含む。ビット線は、メモリセルユニットの電流通路の一端に、電気的に接続される。ソース線は、メモリセルユニットの電流通路の他端に、電気的に接続される。複数のワード線WL0〜WLnは、複数のメモリセルのゲート電極それぞれに、電気的に接続される。ロウ制御回路202は、複数のワード線WL0〜WLnに対して、書き込みパルスを出力する。ロウ制御回路202が複数のワード線WL0〜WLnに対して出力する書き込みパルスの波形は、ワード線WL0〜WLnの位置に応じて、異なる。 【選択図】図10

公开(公告)号：JP2017103476A

公开(公告)日：2017-06-08

申请号：JP2017012350

申请日：2017-01-26

Applicant: 富士通セミコンダクター株式会社

Inventor： 江間 泰示 ,  堀 充明 ,  藤田 和司 ,  安田 真 ,  大越 克明

IPC: H01L27/088 ,  H01L21/336 ,  H01L29/78 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  H01L21/8238 ,  H01L27/092 ,  H01L21/8234

Abstract: 【課題】DDCトランジスタ及び不揮発メモリトランジスタの特性を低下することなくこれらトランジスタを混載しうる半導体装置の製造方法を提供する。 【解決手段】シリコン基板10内にはPウェル、P型不純物層26とNウェル32、N型不純物層34とが形成されている。P型不純物層とN型不純物層上にはエピタキシャルシリコン層36が形成され上にはゲート絶縁層118が形成されている。ゲート電極のエピタキシャルシリコン層及びシリコン基板内にはN型ソース/ドレイン領域134が形成されることによりDDC−NMOSトランジスタ領域にはDDC−NMOSトランジスタが形成され、P型ソース/ドレイン領域136が形成されることによりDDC−PMOSトランジスタ領域にはDDC−PMOSトランジスタが形成される。 【選択図】図1

公开(公告)号：JP2017098535A

公开(公告)日：2017-06-01

申请号：JP2016198623

申请日：2016-10-07

Applicant: 株式会社半導体エネルギー研究所

Inventor： 野田 耕生

IPC: H01L29/786 ,  H01L21/28 ,  H01L29/49 ,  H01L29/423 ,  H01L21/8242 ,  H01L27/108 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  H01L27/105 ,  H01L27/146 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L27/08 ,  H01L21/8238 ,  H01L27/092 ,  G02F1/1368 ,  H01L21/336

Abstract: 【課題】寄生容量の小さいトランジスタを提供する。又は、電気特性の安定したトランジスタを提供する。 【解決手段】基板上の第1の絶縁体と、第1の絶縁体上の酸化物半導体と、酸化物半導体上の第2の絶縁体と、第2の絶縁体上の第3の絶縁体と、第3の絶縁体上の第1の導電体と、第1の導電体上の第2の導電体と、を有し、第1の導電体は、第1の領域及び第2の領域を有し、第1の領域は、第2の領域に挟まれる部分を有し、第2の領域は、第1の領域の有する元素と、酸素と、を有する半導体装置。 【選択図】図1

公开(公告)号：JP6140400B2

公开(公告)日：2017-05-31

申请号：JP2012147058

申请日：2012-06-29

Applicant: エスケーハイニックス株式会社 ,  SK hynix Inc.

Inventor： 李 起 洪 ,  皮 昇 浩 ,  張 禎 允

IPC: H01L29/788 ,  H01L21/336 ,  H01L29/792 ,  H01L27/115

CPC classification number: H01L27/11582 ,  H01L21/31111 ,  H01L21/32133 ,  H01L27/11519 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/1157 ,  H01L29/1037 ,  H01L29/66833 ,  H01L29/7926

公开(公告)号：JP6140244B2

公开(公告)日：2017-05-31

申请号：JP2015211420

申请日：2015-10-28

Applicant: 株式会社半導体エネルギー研究所

Inventor： 及川 欣聡 ,  江口 晋吾

IPC: H01L27/08 ,  H01L21/8234 ,  H01L27/088 ,  H01L21/822 ,  H01L27/04 ,  H01L27/06 ,  H01L29/786 ,  H01L27/10 ,  H01L23/522 ,  H01L21/768 ,  H01L21/3205 ,  H01L27/115 ,  H01L29/788 ,  H01L21/336 ,  H01L29/792 ,  H01L21/02 ,  H01L27/12 ,  H01L23/00 ,  G06K19/077

CPC classification number: H01L23/60 ,  H01L23/3107 ,  H01L23/66 ,  H01L2223/6677 ,  H01L2924/0002 ,  H01L2924/12044 ,  H01L2924/3025

公开(公告)号：JP2017092470A

公开(公告)日：2017-05-25

申请号：JP2016216438

申请日：2016-11-04

Applicant: 台湾積體電路製造股▲ふん▼有限公司Taiwan Semiconductor Manufacturing Company,Ltd. ,  Taiwan Semiconductor Manufactuaring Co Ltd ,  台湾積體電路製造股▲ふん▼有限公司Taiwan Semiconductor Manufacturing Company,Ltd.

Inventor： WU WEI CHENG ,  LIEN JUI-TSUNG

IPC: H01L27/115 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L27/1157 ,  H01L21/28282 ,  H01L27/11568 ,  H01L29/42344 ,  H01L29/66833 ,  H01L29/792

Abstract: 【課題】不必要な電荷の捕獲を制限して、長時間の優良な性能が得られるフラッシュメモリを提供する。【解決手段】半導体基板108は、チャネル領域114aを挟んでコモンドレイン領域106、第一独立ソース領域104aを有する。チャネル領域114aは、コモンドレイン領域106に隣接する第一独立ソース領域104aに隣接する第二部分を有する。選択ゲート110aは、選択ゲート誘電体116aによりチャネル領域114aの第一部分と分離される。メモリゲート112aは、電荷トラップ誘電体構造118aによりチャネル領域114aの第二部分と分離される。電荷トラップ誘電体構造118aは、上方向に延伸してメモリゲート112aと選択ゲート110aを互いに分離する。酸化物スペーサあるいは窒素フリースペーサ126aが、第一独立ソース領域104aに最も近い電荷トラップ誘電体構造118aの側壁凹部中に設置される。【選択図】図1

公开(公告)号：JP2017092055A

公开(公告)日：2017-05-25

申请号：JP2015215349

申请日：2015-11-01

Applicant: 倉知 郁生 ,  Ikuo Kurachi ,  倉知 郁生

Inventor： KURACHI IKUO

IPC: H01L27/115 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792

Abstract: 【課題】NOR型フラッシュメモリにおいてセルサイズの微細化を図る。【解決手段】半導体基板にU字型の溝を設け、その溝内に2層目を電荷蓄積層とする3層絶縁膜のゲート絶縁膜を設け、その上にゲート電極を設け、溝の両端にソース及びドレイン拡散層を設け、MOS型メモリセルトランジスタを形成する。U字型溝を埋め込む該ゲート電極の上面はソースとドレイン拡散層の上面より下に有り、ゲート電極の上には絶縁膜が積まれている。U字型溝と直交する方向に素子分離用トレンチ溝が形成されて、厚い絶縁膜が埋めこめられて、ソース、ドレインを伴うU字型溝と分離用トレンチ溝が行列方向に配置され、メモリセルアレイを構成する。U字型溝中のゲート電極はトレンチ溝で隔てられた両隣のメモリセル間で繋がっており、ワード線となる。電荷蓄積層は例えばシリコン窒化膜であり、その場合SONOS型不揮発性メモリセルとなる。【選択図】図1

公开(公告)号：JP6134493B2

公开(公告)日：2017-05-24

申请号：JP2012231322

申请日：2012-10-19

Applicant: 株式会社半導体エネルギー研究所

Inventor： 佐々木 俊成 ,  野田 耕生 ,  佐藤 裕平 ,  遠藤 佑太

IPC: H01L21/336 ,  H01L21/8242 ,  H01L27/108 ,  H01L27/115 ,  H01L21/8244 ,  H01L27/11 ,  H01L27/105 ,  H01L29/788 ,  H01L29/792 ,  G02F1/1368 ,  H01L29/786

CPC classification number: H01L29/7869 ,  H01L29/42364

公开(公告)号：JP2017085154A

公开(公告)日：2017-05-18

申请号：JP2017003259

申请日：2017-01-12

Applicant: 株式会社半導体エネルギー研究所 ,  Semiconductor Energy Lab Co Ltd

Inventor： YAMAZAKI SHUNPEI

IPC: H01L29/786 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8234 ,  H01L21/8242 ,  H01L27/088 ,  H01L27/105 ,  H01L27/108 ,  H01L27/115 ,  H01L27/146 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49 ,  H01L29/788 ,  H01L29/792 ,  H01L51/50 ,  H05B33/14

CPC classification number: H01L27/1229 ,  H01L21/02565 ,  H01L21/02672 ,  H01L27/1156 ,  H01L27/1225 ,  H01L27/14632 ,  H01L27/14687 ,  H01L29/04 ,  H01L29/0847 ,  H01L29/24 ,  H01L29/66742 ,  H01L29/66969 ,  H01L29/7869 ,  H01L29/78693

Abstract: 【課題】酸化物半導体を用いて構成されるトランジスタの電気的特性を安定化し、信頼性を向上させる。【解決手段】一つの酸化物半導体膜において結晶成分が多い領域と非晶質成分が多い領域とをつくりわける。結晶成分が多い領域は、チャネル形成領域となるようにし、それ以外の領域を非晶質成分が多くなるように構成する。好ましくは、自己整合的に結晶成分が多い領域と、非晶質成分が多い領域とが混在した酸化物半導体膜を形成する。一つの酸化物半導体膜において結晶性が異なる領域をつくりわけるため、まず、結晶成分を多く含む酸化物半導体膜を形成した後、酸化物半導体膜の一部を非晶質とするためのプロセスを行う。【選択図】図1

公开(公告)号：JP6129234B2

公开(公告)日：2017-05-17

申请号：JP2015076480

申请日：2015-04-03

Applicant: 株式会社半導体エネルギー研究所

Inventor： 磯部 敦生 ,  佐々木 俊成

IPC: H01L21/336 ,  H01L21/8242 ,  H01L27/108 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  H01L29/786

CPC classification number: H01L29/78696 ,  H01L21/02565 ,  H01L21/02592 ,  H01L21/02667 ,  H01L23/564 ,  H01L27/1052 ,  H01L27/1156 ,  H01L27/1225 ,  H01L29/045 ,  H01L29/24 ,  H01L29/4236 ,  H01L29/42384 ,  H01L29/51 ,  H01L29/66969 ,  H01L29/7869 ,  H01L2924/0002