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    帶有整合肖特基能障二極體的溝槽MOSFET器件
    5.
    发明专利
    帶有整合肖特基能障二極體的溝槽MOSFET器件 审中-公开
    带有集成肖特基能障二极管的沟槽MOSFET器件

    公开(公告)号：TW201314918A

    公开(公告)日：2013-04-01

    申请号：TW101134695

    申请日：2012-09-21

    申请人： 萬國半導體股份有限公司 ,  ALPHA AND OMEGA SEMICONDUCTOR INCORPORATED

    发明人： 高 立德 ,  CALAFUT, DANIEL ,  蘇毅 ,  SU, YI ,  金鐘五 ,  KIM, JONGOH ,  常虹 ,  CHANG, HONG ,  哈姆紥 依瑪茲 ,  YILMAZ, HAMZA ,  伍時謙 ,  NG, DANIEL S.

    IPC分类号： H01L29/872 ,  H01L29/812

    CPC分类号： H01L29/7813 ,  H01L21/823487 ,  H01L27/06 ,  H01L27/0629 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/0878 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/456 ,  H01L29/47 ,  H01L29/66143 ,  H01L29/7806 ,  H01L29/872

    摘要： 本發明係有關於一種帶有整合肖特基能障二極體的溝槽MOSFET器件，其中肖特基二極體包括一個形成在半導體襯底上的半導體層；形成在半導體層中的第一和第二溝槽，其中第一和第二溝槽內襯薄電介質層，並用溝槽導體層部分填充，第一電介質層填充第一和第二溝槽的剩餘部分；以及一個形成在第一和第二溝槽之間的半導體層頂面上的肖特基金屬層。所形成的肖特基二極體中，肖特基金屬層作為陽極，第一和第二溝槽之間的半導體層作為陰極。每個第一和第二溝槽中的溝槽導體層電連接到肖特基二極體的陽極。在一個實施例中，所形成的肖特基二極體與溝槽場效應電晶體整合在同一個半導體襯底上。

    简体摘要： 本发明系有关于一种带有集成肖特基能障二极管的沟槽MOSFET器件，其中肖特基二极管包括一个形成在半导体衬底上的半导体层；形成在半导体层中的第一和第二沟槽，其中第一和第二沟槽内衬薄电介质层，并用沟槽导体层部分填充，第一电介质层填充第一和第二沟槽的剩余部分；以及一个形成在第一和第二沟槽之间的半导体层顶面上的肖特基金属层。所形成的肖特基二极管中，肖特基金属层作为阳极，第一和第二沟槽之间的半导体层作为阴极。每个第一和第二沟槽中的沟槽导体层电连接到肖特基二极管的阳极。在一个实施例中，所形成的肖特基二极管与沟槽场效应晶体管集成在同一个半导体衬底上。

    具有可調輸出電容值之功率半導體元件以及製作方法 POWER SEMICONDUCTOR DEVICE HAVING ADJUSTABLE OUTPUT CAPACITANCE AND MANUFACTURING METHOD THEREOF
    6.
    发明专利
    具有可調輸出電容值之功率半導體元件以及製作方法 POWER SEMICONDUCTOR DEVICE HAVING ADJUSTABLE OUTPUT CAPACITANCE AND MANUFACTURING METHOD THEREOF 审中-公开
    具有可调输出电容值之功率半导体组件以及制作方法 POWER SEMICONDUCTOR DEVICE HAVING ADJUSTABLE OUTPUT CAPACITANCE AND MANUFACTURING METHOD THEREOF

    公开(公告)号：TW201131741A

    公开(公告)日：2011-09-16

    申请号：TW099106460

    申请日：2010-03-05

    申请人： 茂達電子股份有限公司

    发明人： 林偉捷 ,  楊國良 ,  廖顯皜

    IPC分类号： H01L

    CPC分类号： H01L27/06 ,  H01L29/739

    摘要： 一種具有可調輸出電容値之功率半導體元件包括一定義有一第一元件區以及一第二元件區之半導體基底、至少一設於第一元件區內之功率電晶體元件、一設於第二元件區之半導體基底內之重摻雜區、一設於重摻雜區上之電容介電層、一設於半導體基底之上表面且電性連接至功率電晶體元件之源極金屬層以及一設於半導體基底之下表面之汲極金屬層。位於第二元件區之源極金屬層、電容介電層以及重摻雜區係構成一緩衝電容。

    简体摘要： 一种具有可调输出电容値之功率半导体组件包括一定义有一第一组件区以及一第二组件区之半导体基底、至少一设于第一组件区内之功率晶体管组件、一设于第二组件区之半导体基底内之重掺杂区、一设于重掺杂区上之电容介电层、一设于半导体基底之上表面且电性连接至功率晶体管组件之源极金属层以及一设于半导体基底之下表面之汲极金属层。位于第二组件区之源极金属层、电容介电层以及重掺杂区系构成一缓冲电容。

    用於積體電路的基板
    7.
    发明专利
    用於積體電路的基板 审中-公开
    用于集成电路的基板

    公开(公告)号：TW201810613A

    公开(公告)日：2018-03-16

    申请号：TW106117440

    申请日：2017-05-25

    申请人： 英特爾股份有限公司 ,  INTEL CORPORATION

    发明人： 達斯古塔 山薩塔克 ,  DASGUPTA, SANSAPTAK ,  托欽斯基 彼得 ,  TOLCHINSKY, PETER ,  陳 漢威 ,  THEN, HAN WUI ,  拉多撒福傑維克 馬可 ,  RADOSAVLJEVIC, MARKO

    IPC分类号： H01L27/06 ,  H01L21/762 ,  H01L21/768

    CPC分类号： H01L21/762 ,  H01L21/76224 ,  H01L21/768 ,  H01L27/06

    摘要： 此處的實施方式敘述用於使用絕緣覆矽(SOI)技術製造系統單晶片(SoC)裝置的技術。基板包含第一定向(例如，111)的Si的第一層，及與第一定向不同的第二定向(例如，100)的Si的第二層，由分離層分開。RF裝置可於Si的第一層上方且與其接觸；而邏輯裝置可於Si的第二層上方且與其接觸；由邏輯裝置及RF裝置之間的禁區分開。另一基板包含Si(100)的層、Si(111)的層，由AIN的層分開，其中RF裝置在AIN的層上方且與其接觸，且邏輯裝置在Si(111)的層上方且與其接觸。

    简体摘要： 此处的实施方式叙述用于使用绝缘覆硅(SOI)技术制造系统单芯片(SoC)设备的技术。基板包含第一定向(例如，111)的Si的第一层，及与第一定向不同的第二定向(例如，100)的Si的第二层，由分离层分开。RF设备可于Si的第一层上方且与其接触；而逻辑设备可于Si的第二层上方且与其接触；由逻辑设备及RF设备之间的禁区分开。另一基板包含Si(100)的层、Si(111)的层，由AIN的层分开，其中RF设备在AIN的层上方且与其接触，且逻辑设备在Si(111)的层上方且与其接触。