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    Use of ammonia for etching organic low-k dielectrics
    2.
    发明授权
    Use of ammonia for etching organic low-k dielectrics 失效
    使用氨蚀刻有机低k电介质

    公开(公告)号：US06893969B2

    公开(公告)日：2005-05-17

    申请号：US09782446

    申请日：2001-02-12

    申请人： Chok W. Ho ,  Kuo-Lung Tang ,  Chung-Ju Lee

    发明人： Chok W. Ho ,  Kuo-Lung Tang ,  Chung-Ju Lee

    IPC分类号： B44C1/22 ,  C03C15/00 ,  C23F1/00 ,  H01L21/302 ,  H01L21/306 ,  H01L21/311 ,  H01L21/768 ,  H01K21/302

    CPC分类号： H01L21/31138 ,  H01L21/31144

    摘要： Method for etching organic low-k dielectric using ammonia, NH3, as an active etchant. Processes using ammonia results in at least double the etch rate of organic low-k dielectric materials than processes using N2/H2 chemistries, at similar process conditions. The difference is due to the much lower ionization potential of NH3 versus N2 in the process chemistry, which results in significantly higher plasma densities and etchant concentrations at similar process conditions.

    摘要翻译： 使用氨，NH 3作为活性蚀刻剂蚀刻有机低k电介质的方法。 使用氨的工艺导致有机低k电介质材料的蚀刻速率至少比使用N 2 / H 2化学物质在相似工艺条件下的蚀刻速率的两倍。 不同之处在于，在工艺化学中，NH 3与N 2的电离电位低得多，这在相似的工艺条件下导致显着更高的等离子体密度和蚀刻剂浓度。

    Method of semiconductor integrated circuit fabrication
    4.
    发明授权
    Method of semiconductor integrated circuit fabrication 有权
    半导体集成电路制造方法

    公开(公告)号：US08835304B2

    公开(公告)日：2014-09-16

    申请号：US13599764

    申请日：2012-08-30

    申请人： Chih Wei Lu ,  Chung-Ju Lee ,  Hsiang-Huan Lee ,  Tien-I Bao

    发明人： Chih Wei Lu ,  Chung-Ju Lee ,  Hsiang-Huan Lee ,  Tien-I Bao

    IPC分类号： H01L21/00

    CPC分类号： H01L21/76852 ,  H01L21/7682 ,  H01L21/76885 ,  H01L23/53233 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A method of fabricating a semiconductor integrated circuit (IC) is disclosed. The method includes providing a substrate. A sacrifice layer (SL) is formed and patterned on the substrate. The patterned SL has a plurality of openings. The method also includes forming a metal layer in the openings and then removing the patterned SL to laterally expose at least a portion of the metal layer to form a metal feature, which has a substantial same profile as the opening. A dielectric layer is deposited on sides of the metal feature.

    摘要翻译： 公开了制造半导体集成电路（IC）的方法。 该方法包括提供基板。 牺牲层（SL）在衬底上形成并图案化。 图案化SL具有多个开口。 该方法还包括在开口中形成金属层，然后移除图案化的SL以横向暴露金属层的至少一部分以形成具有与开口基本相同的轮廓的金属特征。 电介质层沉积在金属特征的侧面上。

    Multistep etching method
    6.
    发明申请
    Multistep etching method 审中-公开
    多步蚀刻法

    公开(公告)号：US20070054447A1

    公开(公告)日：2007-03-08

    申请号：US11221487

    申请日：2005-09-07

    申请人： Hsin Tai ,  Chung-Ju Lee ,  Chih-Ning Wu

    发明人： Hsin Tai ,  Chung-Ju Lee ,  Chih-Ning Wu

    IPC分类号： H01L21/8234 ,  H01L21/302 ,  H01L21/3205 ,  H01L21/336

    CPC分类号： H01L29/6656 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7834

    摘要： A multi-step etching method is provided. First, a substrate including a gate over the substrate and a spacer over the gate is provided. Then, an anisotropic etching step is performed for etching a first region and a second region in the substrate at two sides of the gate. Thereafter, an isotropic etching step is performed for etching a first external region under the spacer and adjacent to the first region, and etching a second external region under the spacer and adjacent to the second region. Then, a filling step is performed for filling a material into the first region, the first external region, the second region and the second external region.

    摘要翻译： 提供了多步蚀刻方法。 首先，提供包括在衬底上的栅极和栅极上的间隔物的衬底。 然后，进行各向异性蚀刻步骤，以蚀刻栅极两侧的基板中的第一区域和第二区域。 此后，进行各向同性蚀刻步骤，用于蚀刻间隔物下方的第一外部区域并与第一区域相邻，并且蚀刻间隔物下方的第二外部区域并与第二区域相邻。 然后，进行用于将材料填充到第一区域，第一外部区域，第二区域和第二外部区域中的填充步骤。

    Method of forming shallow trench isolation structure
    7.
    发明授权
    Method of forming shallow trench isolation structure 有权
    形成浅沟槽隔离结构的方法

    公开(公告)号：US06277709B1

    公开(公告)日：2001-08-21

    申请号：US09628214

    申请日：2000-07-28

    申请人： Yin-Pin Wang ,  Chung-Ju Lee ,  Wen-Jya Liang ,  Jhy-Weei Hsia ,  Fu-Liang Yang ,  Yuh-Sheng Chern

    发明人： Yin-Pin Wang ,  Chung-Ju Lee ,  Wen-Jya Liang ,  Jhy-Weei Hsia ,  Fu-Liang Yang ,  Yuh-Sheng Chern

    IPC分类号： H01L2176

    CPC分类号： H01L21/763 ,  H01L21/76224

    摘要： A method for manufacturing a shallow trench isolation structure. A pad oxide layer and a mask layer are formed over a substrate. Portions of the mask layer, the pad layer and substrate are removed forming a trench. Oxidation of the substrate within the trench forms a linear oxide layer. The substrate at the bottom of the trench is exposed by removing a portion of the linear oxide layer at the bottom of the trench. A polysilicon layer, deposited completely over the mask, fills the trench as well. The polysilicon layer on the mask layer and outside the trench is removed, leaving polysilicon within the trench, which forms a polysilicon plug. A thin conformal barrier layer is formed over the substrate. An insulator layer is deposited above the barrier layer. The isolation layer and barrier layer on top of the mask as well as outside the trench are removed using a chemical mechanical polishing method. The mask is removed.

    摘要翻译： 一种用于制造浅沟槽隔离结构的方法。 在衬底上形成衬垫氧化物层和掩模层。 除去掩模层，焊盘层和衬底的部分，形成沟槽。 沟槽内的衬底的氧化形成线性氧化物层。 通过去除沟槽底部的线性氧化物层的一部分来暴露沟槽底部的衬底。 完全沉积在掩模上的多晶硅层也填充沟槽。 去除掩模层和沟槽外部的多晶硅层，留下沟槽内的多晶硅，形成多晶硅塞。 在衬底上形成薄的共形阻挡层。 绝缘体层沉积在阻挡层上方。 使用化学机械抛光方法除去掩模顶部以及沟槽外部的隔离层和阻挡层。 去除面具。

    Shallow trench isolator via non-critical chemical mechanical polishing
    8.
    发明授权
    Shallow trench isolator via non-critical chemical mechanical polishing 有权
    浅沟槽隔离器通过非关键化学机械抛光

    公开(公告)号：US06171929B2

    公开(公告)日：2001-01-09

    申请号：US09337936

    申请日：1999-06-22

    申请人： Fu-Liang Yang ,  Chung-Ju Lee ,  Meow-Ru Hsu ,  Ming-Hong Kuo ,  Ing-Ruey Liaw

    发明人： Fu-Liang Yang ,  Chung-Ju Lee ,  Meow-Ru Hsu ,  Ming-Hong Kuo ,  Ing-Ruey Liaw

    IPC分类号： H01L2176

    CPC分类号： H01L21/76229

    摘要： A method for implementing shallow trench isolation by using a non-critical chemical mechanical polishing method in an integrated circuit. After STI regions are etched and insulator oxide layer is deposited and etched back, a planarized insulator oxide layer is formed. The corners of silicon nitride layer over active area are exposed after the etch back step. Then, a silicon nitride cap layer is deposited. A non-critical photoresist patterning is used to expose the bigger active regions. Afterward, the cap layer on the bigger active regions is removed. Thereafter, a non-critical CMP process is used to polish the cap layer on the smaller active regions, then the insulator oxide layer under cap layer is removed by wet etch. Subsequently, a wet etch is used to remove the cap layer and silicon nitride layer. Finally, the shallow trench isolation process is completed after the pad oxide is removed.

    摘要翻译： 一种通过在集成电路中使用非关键化学机械抛光方法实现浅沟槽隔离的方法。 在STI区域被蚀刻并且沉积并且回蚀刻绝缘体氧化物层之后，形成平坦化的绝缘体氧化物层。 在有效区域之后的氮化硅层的角部在回蚀步骤之后被暴露。 然后，沉积氮化硅盖层。 使用非关键的光致抗蚀剂图案化来暴露较大的活性区域。 之后，去除较大活性区域上的盖层。 此后，使用非关键CMP工艺对较小的有源区上的覆盖层进行抛光，然后通过湿蚀刻去除覆盖层下的绝缘体氧化物层。 随后，使用湿蚀刻来去除覆盖层和氮化硅层。 最后，去除衬垫氧化物后，完成浅沟槽隔离工艺。

    Method of planarizing a structure having an interpoly layer
    9.
    发明授权
    Method of planarizing a structure having an interpoly layer 失效
    平面化具有多晶硅层的结构的方法

    公开(公告)号：US06143664A

    公开(公告)日：2000-11-07

    申请号：US928205

    申请日：1997-09-12

    申请人： Liang-Gi Yao ,  Chung-Ju Lee ,  Yue-Feng Chen ,  Wei-Ray Lin ,  Yeur-Luen Tu

    发明人： Liang-Gi Yao ,  Chung-Ju Lee ,  Yue-Feng Chen ,  Wei-Ray Lin ,  Yeur-Luen Tu

    IPC分类号： H01L21/768 ,  H01L21/00

    CPC分类号： H01L21/76819

    摘要： A method of planarizing a structure having an interpoly layer is disclosed. The method includes forming an undoped silica glass layer on at least a polysilicon region formed on a semiconductor substrate. Next, a spin-on-glass layer is formed over the undoped silica glass layer. Finally, the spin-on-glass layer is etched back, thereby planarizing the structure having the interpoly layer.

    摘要翻译： 公开了一种平面化具有多晶硅层的结构的方法。 该方法包括在至少形成在半导体衬底上的多晶硅区域上形成未掺杂的二氧化硅玻璃层。 接下来，在未掺杂的二氧化硅玻璃层上形成旋涂玻璃层。 最后，将旋涂玻璃层回蚀刻，从而使具有多晶硅层的结构平坦化。