公开(公告)号：US06143664A

公开(公告)日：2000-11-07

申请号：US928205

申请日：1997-09-12

申请人： Liang-Gi Yao ,  Chung-Ju Lee ,  Yue-Feng Chen ,  Wei-Ray Lin ,  Yeur-Luen Tu

发明人： Liang-Gi Yao ,  Chung-Ju Lee ,  Yue-Feng Chen ,  Wei-Ray Lin ,  Yeur-Luen Tu

IPC分类号： H01L21/768 ,  H01L21/00

CPC分类号： H01L21/76819

摘要： A method of planarizing a structure having an interpoly layer is disclosed. The method includes forming an undoped silica glass layer on at least a polysilicon region formed on a semiconductor substrate. Next, a spin-on-glass layer is formed over the undoped silica glass layer. Finally, the spin-on-glass layer is etched back, thereby planarizing the structure having the interpoly layer.

摘要翻译： 公开了一种平面化具有多晶硅层的结构的方法。 该方法包括在至少形成在半导体衬底上的多晶硅区域上形成未掺杂的二氧化硅玻璃层。 接下来，在未掺杂的二氧化硅玻璃层上形成旋涂玻璃层。 最后，将旋涂玻璃层回蚀刻，从而使具有多晶硅层的结构平坦化。

公开(公告)号：US08835304B2

公开(公告)日：2014-09-16

申请号：US13599764

申请日：2012-08-30

申请人： Chih Wei Lu ,  Chung-Ju Lee ,  Hsiang-Huan Lee ,  Tien-I Bao

发明人： Chih Wei Lu ,  Chung-Ju Lee ,  Hsiang-Huan Lee ,  Tien-I Bao

IPC分类号： H01L21/00

CPC分类号： H01L21/76852 ,  H01L21/7682 ,  H01L21/76885 ,  H01L23/53233 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method of fabricating a semiconductor integrated circuit (IC) is disclosed. The method includes providing a substrate. A sacrifice layer (SL) is formed and patterned on the substrate. The patterned SL has a plurality of openings. The method also includes forming a metal layer in the openings and then removing the patterned SL to laterally expose at least a portion of the metal layer to form a metal feature, which has a substantial same profile as the opening. A dielectric layer is deposited on sides of the metal feature.

摘要翻译： 公开了制造半导体集成电路（IC）的方法。 该方法包括提供基板。 牺牲层（SL）在衬底上形成并图案化。 图案化SL具有多个开口。 该方法还包括在开口中形成金属层，然后移除图案化的SL以横向暴露金属层的至少一部分以形成具有与开口基本相同的轮廓的金属特征。 电介质层沉积在金属特征的侧面上。

公开(公告)号：US20130334700A1

公开(公告)日：2013-12-19

申请号：US13526640

申请日：2012-06-19

申请人： Sunil Kumar Singh ,  Chung-Ju Lee ,  Tien-I Bao

发明人： Sunil Kumar Singh ,  Chung-Ju Lee ,  Tien-I Bao

IPC分类号： H01L23/48 ,  H01L21/283 ,  H01L21/768

CPC分类号： H01L21/76808 ,  H01L21/76807 ,  H01L21/76814 ,  H01L21/7682 ,  H01L21/76831 ,  H01L21/76835 ,  H01L21/76877 ,  H01L21/76879 ,  H01L21/76885 ,  H01L23/481 ,  H01L23/5222 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2221/1026 ,  H01L2221/1031 ,  H01L2221/1036 ,  H01L2221/1047 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method of forming a dual damascene metal interconnect for a semiconductor device. The method includes forming a layer of low-k dielectric, forming vias through the low-k dielectric layer, depositing a sacrificial layer, forming trenches through the sacrificial layer, filling the vias and trenches with metal, removing the sacrificial layer, then depositing an extremely low-k dielectric layer to fill between the trenches. The method allows the formation of an extremely low-k dielectric layer for the second level of the dual damascene structure while avoiding damage to that layer by such processes as trench etching and trench metal deposition. The method has the additional advantage of avoiding an etch stop layer between the via level dielectric and the trench level dielectric.

摘要翻译： 一种形成用于半导体器件的双镶嵌金属互连的方法。 该方法包括形成低k电介质层，通过低k电介质层形成通孔，沉积牺牲层，通过牺牲层形成沟槽，用金属填充通孔和沟槽，去除牺牲层，然后沉积 极低k电介质层填充沟槽之间。 该方法允许形成用于第二级双镶嵌结构的极低k电介质层，同时通过沟槽蚀刻和沟槽金属沉积等工艺避免对该层的损伤。 该方法具有避免通孔级电介质和沟槽级电介质之间的蚀刻停止层的额外优点。

公开(公告)号：US20070054447A1

公开(公告)日：2007-03-08

申请号：US11221487

申请日：2005-09-07

申请人： Hsin Tai ,  Chung-Ju Lee ,  Chih-Ning Wu

发明人： Hsin Tai ,  Chung-Ju Lee ,  Chih-Ning Wu

IPC分类号： H01L21/8234 ,  H01L21/302 ,  H01L21/3205 ,  H01L21/336

CPC分类号： H01L29/6656 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7834

摘要： A multi-step etching method is provided. First, a substrate including a gate over the substrate and a spacer over the gate is provided. Then, an anisotropic etching step is performed for etching a first region and a second region in the substrate at two sides of the gate. Thereafter, an isotropic etching step is performed for etching a first external region under the spacer and adjacent to the first region, and etching a second external region under the spacer and adjacent to the second region. Then, a filling step is performed for filling a material into the first region, the first external region, the second region and the second external region.

摘要翻译： 提供了多步蚀刻方法。 首先，提供包括在衬底上的栅极和栅极上的间隔物的衬底。 然后，进行各向异性蚀刻步骤，以蚀刻栅极两侧的基板中的第一区域和第二区域。 此后，进行各向同性蚀刻步骤，用于蚀刻间隔物下方的第一外部区域并与第一区域相邻，并且蚀刻间隔物下方的第二外部区域并与第二区域相邻。 然后，进行用于将材料填充到第一区域，第一外部区域，第二区域和第二外部区域中的填充步骤。

公开(公告)号：US06277709B1

公开(公告)日：2001-08-21

申请号：US09628214

申请日：2000-07-28

申请人： Yin-Pin Wang ,  Chung-Ju Lee ,  Wen-Jya Liang ,  Jhy-Weei Hsia ,  Fu-Liang Yang ,  Yuh-Sheng Chern

发明人： Yin-Pin Wang ,  Chung-Ju Lee ,  Wen-Jya Liang ,  Jhy-Weei Hsia ,  Fu-Liang Yang ,  Yuh-Sheng Chern

IPC分类号： H01L2176

CPC分类号： H01L21/763 ,  H01L21/76224

摘要： A method for manufacturing a shallow trench isolation structure. A pad oxide layer and a mask layer are formed over a substrate. Portions of the mask layer, the pad layer and substrate are removed forming a trench. Oxidation of the substrate within the trench forms a linear oxide layer. The substrate at the bottom of the trench is exposed by removing a portion of the linear oxide layer at the bottom of the trench. A polysilicon layer, deposited completely over the mask, fills the trench as well. The polysilicon layer on the mask layer and outside the trench is removed, leaving polysilicon within the trench, which forms a polysilicon plug. A thin conformal barrier layer is formed over the substrate. An insulator layer is deposited above the barrier layer. The isolation layer and barrier layer on top of the mask as well as outside the trench are removed using a chemical mechanical polishing method. The mask is removed.

摘要翻译： 一种用于制造浅沟槽隔离结构的方法。 在衬底上形成衬垫氧化物层和掩模层。 除去掩模层，焊盘层和衬底的部分，形成沟槽。 沟槽内的衬底的氧化形成线性氧化物层。 通过去除沟槽底部的线性氧化物层的一部分来暴露沟槽底部的衬底。 完全沉积在掩模上的多晶硅层也填充沟槽。 去除掩模层和沟槽外部的多晶硅层，留下沟槽内的多晶硅，形成多晶硅塞。 在衬底上形成薄的共形阻挡层。 绝缘体层沉积在阻挡层上方。 使用化学机械抛光方法除去掩模顶部以及沟槽外部的隔离层和阻挡层。 去除面具。

公开(公告)号：US06171929B2

公开(公告)日：2001-01-09

申请号：US09337936

申请日：1999-06-22

申请人： Fu-Liang Yang ,  Chung-Ju Lee ,  Meow-Ru Hsu ,  Ming-Hong Kuo ,  Ing-Ruey Liaw

发明人： Fu-Liang Yang ,  Chung-Ju Lee ,  Meow-Ru Hsu ,  Ming-Hong Kuo ,  Ing-Ruey Liaw

IPC分类号： H01L2176

CPC分类号： H01L21/76229

摘要： A method for implementing shallow trench isolation by using a non-critical chemical mechanical polishing method in an integrated circuit. After STI regions are etched and insulator oxide layer is deposited and etched back, a planarized insulator oxide layer is formed. The corners of silicon nitride layer over active area are exposed after the etch back step. Then, a silicon nitride cap layer is deposited. A non-critical photoresist patterning is used to expose the bigger active regions. Afterward, the cap layer on the bigger active regions is removed. Thereafter, a non-critical CMP process is used to polish the cap layer on the smaller active regions, then the insulator oxide layer under cap layer is removed by wet etch. Subsequently, a wet etch is used to remove the cap layer and silicon nitride layer. Finally, the shallow trench isolation process is completed after the pad oxide is removed.

摘要翻译： 一种通过在集成电路中使用非关键化学机械抛光方法实现浅沟槽隔离的方法。 在STI区域被蚀刻并且沉积并且回蚀刻绝缘体氧化物层之后，形成平坦化的绝缘体氧化物层。 在有效区域之后的氮化硅层的角部在回蚀步骤之后被暴露。 然后，沉积氮化硅盖层。 使用非关键的光致抗蚀剂图案化来暴露较大的活性区域。 之后，去除较大活性区域上的盖层。 此后，使用非关键CMP工艺对较小的有源区上的覆盖层进行抛光，然后通过湿蚀刻去除覆盖层下的绝缘体氧化物层。 随后，使用湿蚀刻来去除覆盖层和氮化硅层。 最后，去除衬垫氧化物后，完成浅沟槽隔离工艺。

公开(公告)号：US09034756B2

公开(公告)日：2015-05-19

申请号：US13559107

申请日：2012-07-26

申请人： Cheng-Hsiung Tsai ,  Chung-Ju Lee ,  Tsung-Jung Tsai ,  Hsiang-Huan Lee ,  Ming Han Lee

发明人： Cheng-Hsiung Tsai ,  Chung-Ju Lee ,  Tsung-Jung Tsai ,  Hsiang-Huan Lee ,  Ming Han Lee

IPC分类号： H01L21/44 ,  H01L21/768 ,  H01L23/522 ,  H01L23/532

CPC分类号： H01L23/5226 ,  H01L21/76802 ,  H01L21/7682 ,  H01L21/76831 ,  H01L21/76834 ,  H01L21/76885 ,  H01L23/5222 ,  H01L23/528 ,  H01L23/53233 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/00 ,  H01L2924/0002

摘要： A copper alloy layer is blanket deposited over a low k dielectric layer and in via openings within the low k dielectric layer. The blanket deposited layer is then anisotropically etch to form horizontal interconnects. The interconnects are annealed to form a metal oxide barrier lining. A second low k dielectric layer is then depositing over the horizontal interconnects. Air gaps can be formed between adjacent interconnects to lower parasitic capacitance therebetween.

摘要翻译： 铜合金层被覆盖在低k电介质层和低k电介质层内的通孔中。 然后将覆盖层沉积层各向异性地蚀刻以形成水平互连。 将互连件退火以形成金属氧化物屏障衬里。 然后第二低k电介质层在水平互连上沉积。 可以在相邻互连之间形成气隙，以降低它们之间的寄生电容。

公开(公告)号：US20140080306A1

公开(公告)日：2014-03-20

申请号：US13616101

申请日：2012-09-14

申请人： Chih Wei Lu ,  Chung-Ju Lee ,  Tien-I Bao

发明人： Chih Wei Lu ,  Chung-Ju Lee ,  Tien-I Bao

IPC分类号： H01L21/311

CPC分类号： G03F7/2022 ,  G03F7/36 ,  H01L21/31058 ,  H01L21/31144

摘要： A method of forming a fine pattern comprises depositing a modifying layer on a substrate. A photoresist layer is deposited on the modifying layer, the photoresist layer having a first pattern. The modifying layer is etched according to the first pattern of the photoresist layer. A treatment is performed to the etched modifying layer to form a second pattern, the second pattern having a smaller line width roughness (LWR) and/or line edge roughness (LER) than the first pattern. The second pattern is then etched into the substrate.

摘要翻译： 形成精细图案的方法包括在衬底上沉积修饰层。 光致抗蚀剂层沉积在修饰层上，光致抗蚀剂层具有第一图案。 根据光致抗蚀剂层的第一图案蚀刻修饰层。 对蚀刻的修饰层进行处理以形成第二图案，第二图案具有比第一图案更小的线宽粗糙度（LWR）和/或线边缘粗糙度（LER）。 然后将第二图案刻蚀成衬底。

公开(公告)号：US20140065816A1

公开(公告)日：2014-03-06

申请号：US13600504

申请日：2012-08-31

申请人： Tsung-Jung Tsai ,  Hsin-Chieh Yao ,  Chien-Hua Huang ,  Chung-Ju Lee

发明人： Tsung-Jung Tsai ,  Hsin-Chieh Yao ,  Chien-Hua Huang ,  Chung-Ju Lee

IPC分类号： H01L21/768

CPC分类号： H01L21/76885 ,  H01L21/76831

摘要： Among other things, one or more techniques for forming a low k dielectric around a metal line during an integrated circuit (IC) fabrication process are provided. In an embodiment, a metal line is formed prior to forming a surrounding low k dielectric layer around the metal line. In an embodiment, the metal line is formed by filling a trench space in a skeleton layer with metal. In this embodiment, the skeleton layer is removed to form a dielectric space in a different location than the trench space. The dielectric space is then filled with a low k dielectric material to form a surrounding low k dielectric layer around the metal line. In this manner, damage to the surrounding low k dielectric layer, that would otherwise occur if the surrounding low k dielectric layer was etched, for example, is mitigated.

摘要翻译： 其中，提供了在集成电路（IC）制造过程中用于在金属线周围形成低k电介质的一种或多种技术。 在一个实施例中，在围绕金属线形成周围的低k电介质层之前形成金属线。 在一个实施例中，通过用金属填充骨架层中的沟槽空间来形成金属线。 在该实施例中，除去骨架层以在与沟槽空间不同的位置形成电介质空间。 然后用低k电介质材料填充电介质空间，以在金属线周围形成周围的低k电介质层。 以这种方式，例如，如果周围的低k电介质层被蚀刻，则会损坏周围的低k电介质层，否则会被破坏。

公开(公告)号：US20140038428A1

公开(公告)日：2014-02-06

申请号：US13567250

申请日：2012-08-06

申请人： Tsung-Min Huang ,  Chung-Ju Lee ,  Chien-Hua Huang

发明人： Tsung-Min Huang ,  Chung-Ju Lee ,  Chien-Hua Huang

IPC分类号： H01L21/027

CPC分类号： H01L21/0338 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76816

摘要： The present disclosure is directed to a process for the fabrication of a semiconductor device. In some embodiments the semiconductor device comprises a patterned surface. The pattern can be formed from a self-assembled monolayer. The disclosed process provides self-assembled monolayers which can be deposited quickly, thereby increasing production throughput and decreasing cost, as well as providing a pattern having substantially uniform shape.

摘要翻译： 本公开涉及制造半导体器件的方法。 在一些实施例中，半导体器件包括图案化表面。 该图案可以由自组装单层形成。 所公开的方法提供可以快速沉积的自组装单层，从而增加生产量和降低成本，以及提供具有基本均匀形状的图案。