公开(公告)号：US20070001173A1

公开(公告)日：2007-01-04

申请号：US11158661

申请日：2005-06-21

申请人： Justin Brask ,  Jack Kavalieros ,  Uday Shah ,  Suman Datta ,  Amlan Majumdar ,  Robert Chau ,  Brian Doyle

发明人： Justin Brask ,  Jack Kavalieros ,  Uday Shah ,  Suman Datta ,  Amlan Majumdar ,  Robert Chau ,  Brian Doyle

IPC分类号： H01L29/10

CPC分类号： H01L29/7853 ,  H01L21/30608 ,  H01L21/30617 ,  H01L21/3085 ,  H01L21/84 ,  H01L29/04 ,  H01L29/045 ,  H01L29/0657 ,  H01L29/51 ,  H01L29/66795 ,  H01L29/78681 ,  H01L29/78684

摘要： A method of patterning a semiconductor film is described. According to an embodiment of the present invention, a hard mask material is formed on a silicon film having a global crystal orientation wherein the semiconductor film has a first crystal plane and second crystal plane, wherein the first crystal plane is denser than the second crystal plane and wherein the hard mask is formed on the second crystal plane. Next, the hard mask and semiconductor film are patterned into a hard mask covered semiconductor structure. The hard mask covered semiconductor structured is then exposed to a wet etch process which has sufficient chemical strength to etch the second crystal plane but insufficient chemical strength to etch the first crystal plane.

摘要翻译： 对半导体膜的图案化方法进行说明。 根据本发明的实施例，在具有全局晶体取向的硅膜上形成硬掩模材料，其中半导体膜具有第一晶面和第二晶面，其中第一晶面比第二晶面更致密 并且其中所述硬掩模形成在所述第二晶体平面上。 接下来，将硬掩模和半导体膜图案化成硬掩模覆盖的半导体结构。 然后将覆盖有硬掩模的半导体半导体暴露于具有足够化学强度以蚀刻第二晶面但湿度不足以蚀刻第一晶体面的湿蚀刻工艺。

公开(公告)号：US20060292776A1

公开(公告)日：2006-12-28

申请号：US11167647

申请日：2005-06-27

申请人： Been-Yih Jin ,  Robert Chau ,  Suman Datta ,  Brian Doyle ,  Jack Kavalieros ,  Justin Brask ,  Mark Doczy ,  Matthew Metz ,  Markus Kuhn ,  Marko Radosavlievic ,  M. Shaheed ,  Patrick Keys

发明人： Been-Yih Jin ,  Robert Chau ,  Suman Datta ,  Brian Doyle ,  Jack Kavalieros ,  Justin Brask ,  Mark Doczy ,  Matthew Metz ,  Markus Kuhn ,  Marko Radosavlievic ,  M. Shaheed ,  Patrick Keys

IPC分类号： H01L21/8234 ,  H01L21/20 ,  H01L21/336

CPC分类号： H01L21/823807 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/0251 ,  H01L21/02529 ,  H01L21/02532 ,  H01L21/0262 ,  H01L27/0922 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/7848

摘要： An NMOS transistor may be formed with a biaxially strained silicon upper layer having a thickness of greater than 500 Angstroms. The resulting NMOS transistor may have good performance and may exhibit reduced self-heating. A PMOS transistor may be formed with both a biaxially and uniaxially strained silicon germanium layer. A source substrate bias applied to both NMOS and PMOS transistors can enhance their performance.

摘要翻译： NMOS晶体管可以形成为具有大于500埃的厚度的双轴应变硅上层。 所得的NMOS晶体管可以具有良好的性能并且可以表现出减少的自热。 PMOS晶体管可以形成为双轴和单轴应变的硅锗层。 施加到NMOS和PMOS晶体管的源极衬底偏置可以提高其性能。

公开(公告)号：US20060205167A1

公开(公告)日：2006-09-14

申请号：US11078267

申请日：2005-03-11

申请人： Jack Kavalieros ,  Justin Brask ,  Mark Doczy ,  Matthew Metz ,  Suman Datta ,  Brian Doyle ,  Robert Chau ,  Everett Wang ,  Philippe Matagne ,  Lucian Shifren ,  Been Jin ,  Mark Stettler ,  Martin Giles

发明人： Jack Kavalieros ,  Justin Brask ,  Mark Doczy ,  Matthew Metz ,  Suman Datta ,  Brian Doyle ,  Robert Chau ,  Everett Wang ,  Philippe Matagne ,  Lucian Shifren ,  Been Jin ,  Mark Stettler ,  Martin Giles

IPC分类号： H01L21/336 ,  H01L21/44 ,  H01L21/8234

CPC分类号： H01L29/1054 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/41783 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848 ,  Y10S438/933

摘要： A transistor may be formed of different layers of silicon germanium, a lowest layer having a graded germanium concentration and upper layers having constant germanium concentrations such that the lowest layer is of the form Si1-xGex. The highest layer may be of the form Si1-yGey on the PMOS side. A source and drain may be formed of epitaxial silicon germanium of the form Si1-zGez on the PMOS side. In some embodiments, x is greater than y and z is greater than x in the PMOS device. Thus, a PMOS device may be formed with both uniaxial compressive stress in the channel direction and in-plane biaxial compressive stress. This combination of stress may result in higher mobility and increased device performance in some cases.

摘要翻译： 晶体管可以由不同层的硅锗形成，具有梯度锗浓度的最低层和具有恒定锗浓度的上层，使得最底层具有Si 1-x Ge Ge > x 。 在PMOS侧，最高层可以是Si 1-y N y O y的形式。 源极和漏极可以由PMOS侧的Si 1-z N z z z的外延硅锗形成。 在一些实施例中，在PMOS器件中，x大于y且z大于x。 因此，PMOS器件可以在通道方向上具有单轴压应力和面内双轴压应力。 在某些情况下，应力的这种组合可能导致较高的移动性和增加的设备性能。

公开(公告)号：US20070145487A1

公开(公告)日：2007-06-28

申请号：US11320309

申请日：2005-12-27

申请人： Jack Kavalieros ,  Justin Brask ,  Suman Datta ,  Brian Doyle ,  Robert Chau

发明人： Jack Kavalieros ,  Justin Brask ,  Suman Datta ,  Brian Doyle ,  Robert Chau

IPC分类号： H01L29/94

CPC分类号： H01L29/785 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66795 ,  H01L29/7848

摘要： Embodiments of the invention provide a device with a multiple gates. Stress material within recesses of a device body metal gate may cause a stress in channel regions of the device, thereby improving performance of the device.

摘要翻译： 本发明的实施例提供具有多个门的装置。 器件金属门的凹槽内的应力材料可能在器件的沟道区域中引起应力，从而提高器件的性能。

公开(公告)号：US20070141790A1

公开(公告)日：2007-06-21

申请号：US11638333

申请日：2006-12-12

申请人： Suman Datta ,  Marko Radosavljevic ,  Brian Doyle ,  Jack Kavalieros ,  Justin Brask ,  Amlan Majumdar ,  Robert Chau

发明人： Suman Datta ,  Marko Radosavljevic ,  Brian Doyle ,  Jack Kavalieros ,  Justin Brask ,  Amlan Majumdar ,  Robert Chau

IPC分类号： H01L21/336

CPC分类号： H01L51/0508 ,  B82Y10/00 ,  H01L51/0048 ,  H01L51/0052 ,  Y10S977/762

摘要： A structure to form an energy well within a Carbon nanotube is described. The structure includes a doped semiconductor region and an undoped semiconductor region. The Carbon nanotube is between the doped semiconductor region and the undoped semiconductor region. The structure also includes a delta doped semiconductor region. The undoped semiconductor region is between the Carbon nanotube and the delta doped region. The delta doped semiconductor region is doped opposite that of the doped semiconductor region.

摘要翻译： 描述了在碳纳米管内形成能量阱的结构。 该结构包括掺杂半导体区域和未掺杂的半导体区域。 碳纳米管位于掺杂半导体区域和未掺杂的半导体区域之间。 该结构还包括δ掺杂半导体区域。 未掺杂的半导体区域在碳纳米管和δ掺杂区之间。 该掺杂掺杂的δ掺杂半导体区域与掺杂半导体区域的掺杂相反。

公开(公告)号：US20070001219A1

公开(公告)日：2007-01-04

申请号：US11173866

申请日：2005-06-30

申请人： Marko Radosavljevic ,  Amlan Majumdar ,  Brian Doyle ,  Jack Kavalieros ,  Mark Doczy ,  Justin Brask ,  Uday Shah ,  Suman Datta ,  Robert Chau

发明人： Marko Radosavljevic ,  Amlan Majumdar ,  Brian Doyle ,  Jack Kavalieros ,  Mark Doczy ,  Justin Brask ,  Uday Shah ,  Suman Datta ,  Robert Chau

IPC分类号： H01L29/76

CPC分类号： H01L29/785 ,  H01L29/41791 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/7851 ,  H01L29/78681 ,  H01L29/78684 ,  H01L2029/7858

摘要： A contact architecture for nanoscale channel devices having contact structures coupling to and extending between source or drain regions of a device having a plurality of parallel semiconductor bodies. The contact structures being able to contact parallel semiconductor bodies having sub-lithographic pitch.

摘要翻译： 一种用于纳米尺度通道器件的接触结构，其具有耦合到具有多个平行半导体器件的器件的源极或漏极区域之间并具有接触结构的接触结构。 接触结构能够接触具有亚光刻间距的平行半导体本体。

公开(公告)号：US20060237801A1

公开(公告)日：2006-10-26

申请号：US11110485

申请日：2005-04-20

申请人： Jack Kavalieros ,  Justin Brask ,  Mark Doczy ,  Matthew Metz ,  Suman Datta ,  Brian Doyle ,  Robert Chau

发明人： Jack Kavalieros ,  Justin Brask ,  Mark Doczy ,  Matthew Metz ,  Suman Datta ,  Brian Doyle ,  Robert Chau

IPC分类号： H01L29/15

CPC分类号： H01L29/4966 ,  H01L21/823807 ,  H01L21/823842 ,  H01L29/66545 ,  H01L29/7843 ,  H01L29/7849

摘要： Strained channel field effect transistors may have a threshold voltage shift. This threshold voltage shift may be compensated for by adjusting channel doping. But this also adversely affects mobility. The threshold voltage shift may be compensated, without adversely affecting mobility, by tailoring the workfunction of a metal gate electrode used in the transistor to adequately compensate for that threshold voltage shift. For example, in some embodiments, an appropriate metal may be selected with a slightly higher workfunction or, in other cases, the workfunction of a selected metal may be adjusted by, for example, doping the metal gate electrode with a material which increases the workfunction of the gate electrode.

摘要翻译： 应变通道场效应晶体管可具有阈值电压偏移。 该阈值电压偏移可以通过调整沟道掺杂来补偿。 但这也对行动不利。 可以通过调整在晶体管中使用的金属栅电极的功函数来充分补偿该阈值电压偏移来补偿阈值电压偏移而不会不利地影响迁移率。 例如，在一些实施例中，可以选择具有略高的功函数的合适的金属，或者在其他情况下，可以通过例如用增加功函数的材料掺杂金属栅电极来调整所选金属的功函数 的栅电极。

公开(公告)号：US20060220074A1

公开(公告)日：2006-10-05

申请号：US11096984

申请日：2005-03-31

申请人： Suman Datta ,  Marko Radosavljevic ,  Brian Doyle ,  Jack Kavalieros ,  Justin Brask ,  Amlan Majumdar ,  Robert Chau

发明人： Suman Datta ,  Marko Radosavljevic ,  Brian Doyle ,  Jack Kavalieros ,  Justin Brask ,  Amlan Majumdar ,  Robert Chau

IPC分类号： H01L29/94

CPC分类号： H01L51/0508 ,  B82Y10/00 ,  H01L51/0048 ,  H01L51/0052 ,  Y10S977/762

摘要： A structure to form an energy well within a Carbon nanotube is described. The structure includes a doped semiconductor region and an undoped semiconductor region. The Carbon nanotube is between the doped semiconductor region and the undoped semiconductor region. The structure also includes a delta doped semiconductor region. The undoped semiconductor region is between the Carbon nanotube and the delta doped region. The delta doped semiconductor region is doped opposite that of the doped semiconductor region.

摘要翻译： 描述了在碳纳米管内形成能量阱的结构。 该结构包括掺杂半导体区域和未掺杂的半导体区域。 碳纳米管位于掺杂半导体区域和未掺杂的半导体区域之间。 该结构还包括δ掺杂半导体区域。 未掺杂的半导体区域在碳纳米管和δ掺杂区之间。 该掺杂掺杂的δ掺杂半导体区域与掺杂半导体区域的掺杂相反。

公开(公告)号：US20060202266A1

公开(公告)日：2006-09-14

申请号：US11080765

申请日：2005-03-14

申请人： Marko Radosavljevic ,  Suman Datta ,  Brian Doyle ,  Jack Kavalieros ,  Justin Brask ,  Mark Doczy ,  Amian Majumdar ,  Robert Chau

发明人： Marko Radosavljevic ,  Suman Datta ,  Brian Doyle ,  Jack Kavalieros ,  Justin Brask ,  Mark Doczy ,  Amian Majumdar ,  Robert Chau

IPC分类号： H01L29/772 ,  H01L21/336

CPC分类号： H01L29/41791 ,  H01L21/3141 ,  H01L23/485 ,  H01L29/66636 ,  H01L29/7843 ,  H01L29/785 ,  H01L29/78621 ,  H01L29/78681 ,  H01L29/78684 ,  H01L2029/7858 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device comprising a gate electrode formed on a gate dielectric layer formed on a semiconductor film. A pair of source/drain regions are formed adjacent the channel region on opposite sides of the gate electrode. The source and drain regions each comprise a semiconductor portion adjacent to and in contact with the semiconductor channel and a metal portion adjacent to and in contact with the semiconductor portion.

摘要翻译： 一种半导体器件，包括形成在形成在半导体膜上的栅极电介质层上的栅电极。 一对源极/漏极区域形成在栅电极的相对侧上的沟道区域附近。 源极和漏极区域各自包括与半导体沟道相邻并与其接触的半导体部分和与半导体部分相邻并与其接触的金属部分。

公开(公告)号：US20060189156A1

公开(公告)日：2006-08-24

申请号：US11064648

申请日：2005-02-23

申请人： Mark Doczy ,  Jack Kavalieros ,  Justin Brask ,  Matthew Metz ,  Suman Datta ,  Brian Doyle ,  Robert Chau

发明人： Mark Doczy ,  Jack Kavalieros ,  Justin Brask ,  Matthew Metz ,  Suman Datta ,  Brian Doyle ,  Robert Chau

IPC分类号： H01L21/31 ,  H01L21/469

CPC分类号： H01L21/02244 ,  H01L21/02175 ,  H01L21/28194 ,  H01L21/28229 ,  H01L21/31683 ,  H01L21/31691 ,  H01L29/495 ,  H01L29/513 ,  H01L29/517 ,  H01L29/78

摘要： A method for making a semiconductor device is described. That method comprises forming a high-k gate dielectric layer that contacts a metal oxide layer. The metal oxide layer is generated by forming a metal layer, then oxidizing the metal layer.

摘要翻译： 描述制造半导体器件的方法。 该方法包括形成接触金属氧化物层的高k栅介质层。 金属氧化物层通过形成金属层，然后氧化金属层而产生。