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127 条记录 (耗时 0.023 秒)

    High density memory array for low power application
    21.
    发明申请
    High density memory array for low power application 有权
    高密度存储阵列，用于低功耗应用

    公开(公告)号：US20070217318A1

    公开(公告)日：2007-09-20

    申请号：US11378201

    申请日：2006-03-17

    申请人： Thomas Nirschl ,  Thomas Happ

    发明人： Thomas Nirschl ,  Thomas Happ

    IPC分类号： G11B3/00

    CPC分类号： G11C13/0004 ,  G11C13/003 ,  G11C13/004 ,  G11C13/0064 ,  G11C13/0069 ,  G11C2013/0076 ,  G11C2211/5647 ,  G11C2213/78 ,  H01L27/2436 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/144

    摘要： A phase change memory cell includes a MOS select transistor having a gate coupled to a word line, and a source and drain region coupled between first and second bit lines, respectively. A first phase change element is coupled between the first bit line and the source region of the MOS select transistor. A method of reading a selected cell in the array is provided by evaluating a body effect impact of a state of the phase change element associated with the selected cell on a MOS select transistor.

    摘要翻译： 相变存储单元包括具有耦合到字线的栅极的MOS选择晶体管和耦合在第一和第二位线之间的源极和漏极区域。 第一相位元件耦合在MOS选择晶体管的第一位线和源极区之间。 通过将与所选择的单元相关联的相变元件的状态的体效影响评估到MOS选择晶体管来提供读取阵列中的选定单元的方法。

    Combined read/write circuit for memory
    22.
    发明申请
    Combined read/write circuit for memory 审中-公开
    存储器的组合读/写电路

    公开(公告)号：US20080101110A1

    公开(公告)日：2008-05-01

    申请号：US11586115

    申请日：2006-10-25

    申请人： Thomas Happ ,  Thomas Nirschl

    发明人： Thomas Happ ,  Thomas Nirschl

    IPC分类号： G11C11/00

    CPC分类号： G11C13/0069 ,  G11C11/5678 ,  G11C13/0004 ,  G11C13/004 ,  G11C2013/0054 ,  G11C2013/0078 ,  G11C2213/79

    摘要： A memory device includes an array portion of resistive memory cells organized in rows and columns, wherein the rows correspond to word lines and the columns correspond to bit lines. The device further includes a combined read/write circuit associated with each respective bit line in the array portion configured to read from or write to a resistive memory cell associated with the respective bit line.

    摘要翻译： 存储器件包括以行和列组织的电阻存储器单元的阵列部分，其中行对应于字线，并且列对应于位线。 该设备还包括与阵列部分中的每个相应位线相关联的组合的读/写电路，其被配置为从与相应位线相关联的电阻式存储器单元读取或向其写入。

    Integrated circuit including resistivity changing material element
    24.
    发明授权
    Integrated circuit including resistivity changing material element 有权
    集成电路，包括电阻率变化材料元素

    公开(公告)号：US07474555B2

    公开(公告)日：2009-01-06

    申请号：US11378201

    申请日：2006-03-17

    申请人： Thomas Nirschl ,  Thomas Happ

    发明人： Thomas Nirschl ,  Thomas Happ

    IPC分类号： G11C11/00

    CPC分类号： G11C13/0004 ,  G11C13/003 ,  G11C13/004 ,  G11C13/0064 ,  G11C13/0069 ,  G11C2013/0076 ,  G11C2211/5647 ,  G11C2213/78 ,  H01L27/2436 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/144

    摘要： A phase change memory cell includes a MOS select transistor having a gate coupled to a word line, and a source and drain region coupled between first and second bit lines, respectively. A first phase change element is coupled between the first bit line and the source region of the MOS select transistor. A method of reading a selected cell in the array is provided by evaluating a body effect impact of a state of the phase change element associated with the selected cell on a MOS select transistor.

    摘要翻译： 相变存储单元包括具有耦合到字线的栅极的MOS选择晶体管和耦合在第一和第二位线之间的源极和漏极区域。 第一相位元件耦合在MOS选择晶体管的第一位线和源极区之间。 通过将与所选择的单元相关联的相变元件的状态的体效影响评估到MOS选择晶体管来提供读取阵列中的选定单元的方法。

    High density memory array for low power application
    26.
    发明申请
    High density memory array for low power application 有权
    高密度存储阵列，用于低功耗应用

    公开(公告)号：US20070279962A1

    公开(公告)日：2007-12-06

    申请号：US11650244

    申请日：2007-01-05

    申请人： Thomas Nirschl ,  Thomas Happ

    发明人： Thomas Nirschl ,  Thomas Happ

    IPC分类号： G11C11/00 ,  G11C5/06

    CPC分类号： G11C13/0069 ,  G11C7/04 ,  G11C13/0004 ,  G11C13/0033 ,  G11C16/3431

    摘要： A memory device includes a first bit line in a first conducting layer and a second bit line parallel to the first bit line. The second bit line is in a second conducting layer. The memory device includes a MOS select transistor and a word line coupled to a gate of the MOS select transistor. The word line is at an angle with respect to the first bit line and the second bit line. The memory device includes a first resistive memory element coupled between a source of the MOS select transistor and the first bit line. The memory device includes a second resistive memory element coupled between a drain of the MOS select transistor and the second bit line.

    摘要翻译： 存储器件包括第一导电层中的第一位线和与第一位线平行的第二位线。 第二位线在第二导电层中。 存储器件包括MOS选择晶体管和耦合到MOS选择晶体管的栅极的字线。 字线相对于第一位线和第二位线成一定角度。 存储器件包括耦合在MOS选择晶体管的源极与第一位线之间的第一电阻性存储器元件。 存储器件包括耦合在MOS选择晶体管的漏极和第二位线之间的第二电阻存储器元件。

    System and method for level shifter
    28.
    发明授权
    System and method for level shifter 有权
    电平转换器的系统和方法

    公开(公告)号：US08437175B2

    公开(公告)日：2013-05-07

    申请号：US13408389

    申请日：2012-02-29

    申请人： Thomas Nirschl ,  Jan Otterstedt ,  Michael Bollu ,  Wolf Allers

    发明人： Thomas Nirschl ,  Jan Otterstedt ,  Michael Bollu ,  Wolf Allers

    IPC分类号： G11C11/24

    CPC分类号： G11C16/12 ,  G11C16/24

    摘要： In one embodiment, a bit-line interface is disclosed. The bit-line interface has a multiplexer having a plurality of bit-line outputs, and a write path coupled to a multiplexer signal input. The bit-line interface also has a read path coupled to the multiplexer signal input, wherein the read path and the write path share at least one component.

    摘要翻译： 在一个实施例中，公开了位线接口。 位线接口具有多路复用器，其具有多个位线输出，以及耦合到多路复用器信号输入的写入路径。 位线接口还具有耦合到多路复用器信号输入的读取路径，其中读取路径和写入路径共享至少一个组件。

    System and method for bit-line control using a driver and a pre-driver
    29.
    发明授权
    System and method for bit-line control using a driver and a pre-driver 有权
    使用驱动程序和预驱动程序进行位线控制的系统和方法

    公开(公告)号：US08416625B2

    公开(公告)日：2013-04-09

    申请号：US13217448

    申请日：2011-08-25

    申请人： Thomas Nirschl

    发明人： Thomas Nirschl

    IPC分类号： G11C11/34 ,  G11C16/06

    CPC分类号： G11C7/12 ,  G11C16/24

    摘要： In one embodiment, a bit-line driver has a first driver having a source terminal coupled to a high-voltage supply bus and a drain terminal coupled to the bit-line, and a second driver having a source terminal coupled to a high-voltage return bus and a drain terminal coupled to the bit line. The bit-line driver also has a first pre-driver coupled to a gate terminal of the first driver and a second pre-driver coupled to a gate terminal of the second driver. The first and second drivers use a first type of transistor, and the first and second pre-drivers use a second type of transistor. The first type of transistor is rated at a higher voltage than the second type of transistor.

    摘要翻译： 在一个实施例中，位线驱动器具有第一驱动器，其具有耦合到高压电源总线的源极端子和耦合到位线的漏极端子，以及具有耦合到高电压的源极端子的第二驱动器 返回总线和耦合到位线的漏极端子。 位线驱动器还具有耦合到第一驱动器的栅极端子的第一预驱动器和耦合到第二驱动器的栅极端子的第二预驱动器。 第一和第二驱动器使用第一类晶体管，第一和第二预驱动器使用第二类晶体管。 第一种晶体管的额定电压高于第二类晶体管。

    Memory circuit and method for programming in parallel a number of bits within data blocks
    30.
    发明授权
    Memory circuit and method for programming in parallel a number of bits within data blocks 有权
    用于并行编程数据块内的多个位的存储器电路和方法

    公开(公告)号：US08327062B2

    公开(公告)日：2012-12-04

    申请号：US12331206

    申请日：2008-12-09

    申请人： Jan Otterstedt ,  Thomas Nirschl ,  Michael Bollu ,  Wolf Allers

    发明人： Jan Otterstedt ,  Thomas Nirschl ,  Michael Bollu ,  Wolf Allers

    IPC分类号： G06F12/00 ,  G06F12/04 ,  G06F12/06 ,  G06F13/00 ,  G11C16/02 ,  G11C16/16

    CPC分类号： G11C16/10 ,  G11C7/1006 ,  G11C13/0069 ,  G11C2013/0088

    摘要： Non volatile memories and methods of programming thereof are disclosed. In one embodiment, the method of programming a memory array includes receiving a series of data blocks, each data block having a number of bits that are to be programmed, determining the number of bits that are to be programmed in a first data block, determining the number of bits that are to be programmed in a second data block, and writing the first data block and the second data block into the memory array in parallel if the sum of the number of bits that are to be programmed in the first data block and the second data block is not greater than a maximum value. The first and second data blocks may or may not be adjacent data blocks. Improved programming efficiency may be achieved in a memory circuit when the maximum allowable current may be limited by the application or the size of a charge pump. Inverse data may be written in parallel if the sum is greater than the maximum value.

    摘要翻译： 公开了非易失性存储器及其编程方法。 在一个实施例中，编程存储器阵列的方法包括接收一系列数据块，每个数据块具有要被编程的位数，确定要在第一数据块中编程的位的数量，确定 要在第二数据块中编程的比特数，以及如果要在第一数据块中编程的比特数的总和，并行地将第一数据块和第二数据块并入到存储器阵列中 并且第二数据块不大于最大值。 第一和第二数据块可以是或可以不是相邻的数据块。 当最大允许电流受应用或电荷泵的尺寸限制时，可在存储器电路中实现改进的编程效率。 如果和大于最大值，反数据可以并行写入。