公开(公告)号：US20100252816A1

公开(公告)日：2010-10-07

申请号：US12639653

申请日：2009-12-16

申请人： Chih-Hsin Ko ,  Clement Hsingjen Wann

发明人： Chih-Hsin Ko ,  Clement Hsingjen Wann

IPC分类号： H01L29/66 ,  H01L29/78

CPC分类号： H01L29/8124 ,  H01L29/1054 ,  H01L29/122 ,  H01L29/66431 ,  H01L29/66484 ,  H01L29/66795 ,  H01L29/66818 ,  H01L29/7831 ,  H01L29/785 ,  H01L29/812

摘要： A multi-gate transistor includes a semiconductor fin over a substrate. The semiconductor fin includes a central fin formed of a first semiconductor material; and a semiconductor layer having a first portion and a second portion on opposite sidewalls of the central fin. The semiconductor layer includes a second semiconductor material different from the first semiconductor material. The multi-gate transistor further includes a gate electrode wrapping around sidewalls of the semiconductor fin; and a source region and a drain region on opposite ends of the semiconductor fin. Each of the central fin and the semiconductor layer extends from the source region to the drain region.

摘要翻译： 多栅极晶体管包括在衬底上的半导体鳍。 半导体鳍片包括由第一半导体材料形成的中心鳍片; 以及半导体层，其具有在中心散热片的相对侧壁上的第一部分和第二部分。 半导体层包括与第一半导体材料不同的第二半导体材料。 多栅极晶体管还包括围绕半导体鳍片的侧壁的栅电极; 以及在半导体鳍片的相对端上的源极区域和漏极区域。 中央翅片和半导体层中的每一个从源极区域延伸到漏极区域。

公开(公告)号：US09040393B2

公开(公告)日：2015-05-26

申请号：US13242090

申请日：2011-09-23

申请人： Liang-Gi Yao ,  Chia-Cheng Chen ,  Ta-Ming Kuan ,  Jeff J. Xu ,  Clement Hsingjen Wann

发明人： Liang-Gi Yao ,  Chia-Cheng Chen ,  Ta-Ming Kuan ,  Jeff J. Xu ,  Clement Hsingjen Wann

IPC分类号： H01L21/20 ,  H01L21/265 ,  H01L29/49 ,  H01L29/51 ,  H01L21/28 ,  H01L29/66 ,  H01L29/78

CPC分类号： H01L21/02661 ,  H01L21/26506 ,  H01L21/28088 ,  H01L21/28194 ,  H01L21/2822 ,  H01L21/823418 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7848

摘要： A method of forming a semiconductor device includes chemically cleaning a surface of a substrate to form a chemical oxide material on the surface. At least a portion of the chemical oxide material is removed at a removing rate of about 2 nanometer/minute (nm/min) or less. Thereafter, a gate dielectric layer is formed over the surface of the substrate.

摘要翻译： 形成半导体器件的方法包括化学清洗衬底的表面以在表面上形成化学氧化物材料。 化学氧化物材料的至少一部分以约2纳米/分钟（nm / min）或更小的去除速率除去。 此后，在衬底的表面上形成栅极电介质层。

公开(公告)号：US08785285B2

公开(公告)日：2014-07-22

申请号：US13415710

申请日：2012-03-08

申请人： Ji-Yin Tsai ,  Yao-Tsung Huang ,  Chih-Hsin Ko ,  Clement Hsingjen Wann

发明人： Ji-Yin Tsai ,  Yao-Tsung Huang ,  Chih-Hsin Ko ,  Clement Hsingjen Wann

IPC分类号： H01L21/336

CPC分类号： H01L27/0886 ,  H01L29/45 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/7851

摘要： Semiconductor devices and methods of manufacture thereof are disclosed. In one embodiment, a method of manufacturing a semiconductor device includes forming a channel region in a workpiece, and forming a source or drain region proximate the channel region. The source or drain region includes a contact resistance-lowering material layer comprising SiP, SiAs, or a silicide. The source or drain region also includes a channel-stressing material layer comprising SiCP or SiCAs.

公开(公告)号：US08629012B2

公开(公告)日：2014-01-14

申请号：US13595797

申请日：2012-08-27

申请人： Heng-Kuang Lin ,  Pei-Chin Chiu ,  Jen-Inn Chyi ,  Han-Chieh Ho ,  Clement Hsingjen Wann ,  Chih-Hsin Ko ,  Cheng-Hsien Wu

发明人： Heng-Kuang Lin ,  Pei-Chin Chiu ,  Jen-Inn Chyi ,  Han-Chieh Ho ,  Clement Hsingjen Wann ,  Chih-Hsin Ko ,  Cheng-Hsien Wu

IPC分类号： H01L21/338

CPC分类号： H01L29/205 ,  B82Y10/00 ,  H01L21/8252 ,  H01L27/085 ,  H01L27/0883 ,  H01L27/092 ,  H01L29/122 ,  H01L29/42316 ,  H01L29/42356 ,  H01L29/66462 ,  H01L29/7783

摘要： An integrated circuit structure includes a substrate and a first and a second plurality of III-V semiconductor layers. The first plurality of III-V semiconductor layers includes a first bottom barrier over the substrate; a first channel layer over the first bottom barrier; and a first top barrier over the first channel layer. A first field-effect transistor (FET) includes a first channel region, which includes a portion of the first channel layer. The second plurality of III-V semiconductor layers is over the first plurality of III-V semiconductor layers and includes a second bottom barrier; a second channel layer over the second bottom barrier; and a second top barrier over the second channel layer. A second FET includes a second channel region, which includes a portion of the second channel layer.

摘要翻译： 集成电路结构包括基板和第一和第二多个III-V半导体层。 所述第一多个III-V半导体层包括在所述衬底上的第一底部阻挡层; 在第一底部屏障上的第一通道层; 以及第一通道层上的第一顶部势垒。 第一场效应晶体管（FET）包括第一沟道区，其包括第一沟道层的一部分。 第二多个III-V半导体层在第一多个III-V半导体层之上，并且包括第二底部屏障; 在第二底部屏障上的第二通道层; 以及在第二通道层上的第二顶部阻挡层。 第二FET包括第二沟道区，其包括第二沟道层的一部分。

公开(公告)号：US08609518B2

公开(公告)日：2013-12-17

申请号：US13189119

申请日：2011-07-22

申请人： Clement Hsingjen Wann ,  Chih-Hsin Ko ,  Yao-Tsung Huang ,  Cheng-Ying Huang

发明人： Clement Hsingjen Wann ,  Chih-Hsin Ko ,  Yao-Tsung Huang ,  Cheng-Ying Huang

IPC分类号： H01L21/20 ,  H01L21/36

CPC分类号： H01L29/7848 ,  H01L29/165 ,  H01L29/66795 ,  H01L29/785

摘要： A method of forming an n-type metal-oxide-semiconductor (NMOS) field-effect transistor (FET) includes forming a silicon germanium layer, and forming a silicon layer over the silicon germanium layer. A gate stack is formed over the silicon layer. The silicon layer is recessed to form a recess adjacent the gate stack. A silicon-containing semiconductor region is epitaxially grown in the recess to form a source/drain stressor, wherein the silicon-containing semiconductor region forms a source/drain region the NMOS FET.

摘要翻译： 形成n型金属氧化物半导体（NMOS）场效应晶体管（FET）的方法包括形成硅锗层，并在硅锗层上形成硅层。 在硅层上形成栅堆叠。 硅层凹陷以形成邻近栅堆叠的凹陷。 在凹部中外延生长含硅半导体区域以形成源极/漏极应力源，其中所述含硅半导体区域形成NMOS FET的源极/漏极区域。

公开(公告)号：US08609517B2

公开(公告)日：2013-12-17

申请号：US12814088

申请日：2010-06-11

申请人： Clement Hsingjen Wann ,  Chih-Hsin Ko ,  Cheng-Hsien Wu

发明人： Clement Hsingjen Wann ,  Chih-Hsin Ko ,  Cheng-Hsien Wu

IPC分类号： H01L21/20 ,  H01L21/36

CPC分类号： H01L21/0262 ,  C30B25/105 ,  C30B25/186 ,  C30B29/40 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02433 ,  H01L21/02538 ,  H01L21/02639 ,  H01L21/76224

摘要： A device includes providing a silicon substrate; annealing the silicon substrate at a first temperature higher than about 900° C.; and lowering a temperature of the silicon substrate from the first temperature to a second temperature. A temperature lowering rate during the step of lowering the temperature is greater than about 1° C./second. A III-V compound semiconductor region is epitaxially grown on a surface of the silicon substrate using metal organic chemical vapor deposition (MOCVD).

摘要翻译： 一种器件包括提供硅衬底; 在高于约900℃的第一温度下退火硅衬底; 以及将所述硅衬底的温度从所述第一温度降低到第二温度。 在降低温度的步骤期间的降温速率大于约1℃/秒。 使用金属有机化学气相沉积（MOCVD）在硅衬底的表面上外延生长III-V族化合物半导体区域。

公开(公告)号：US08486770B1

公开(公告)日：2013-07-16

申请号：US13340937

申请日：2011-12-30

申请人： Cheng-Hsien Wu ,  Chih-Hsin Ko ,  Clement Hsingjen Wann

发明人： Cheng-Hsien Wu ,  Chih-Hsin Ko ,  Clement Hsingjen Wann

IPC分类号： H01L21/335

CPC分类号： H01L27/1211 ,  H01L21/823821 ,  H01L21/8258 ,  H01L21/845 ,  H01L29/1054 ,  H01L29/267

摘要： A CMOS FinFET device and method for fabricating a CMOS FinFET device is disclosed. An exemplary CMOS FinFET device includes a substrate including a first region and a second region. The CMOS FinFET further includes a fin structure disposed over the substrate including a first fin in the first region and a second fin in the second region. The CMOS FinFET further includes a first portion of the first fin comprising a material that is the same material as the substrate and a second portion of the first fin comprising a III-V semiconductor material deposited over the first portion of the first fin. The CMOS FinFET further includes a first portion of the second fin comprising a material that is the same material as the substrate and a second portion of the second fin comprising a germanium (Ge) material deposited over the first portion of the second fin.

摘要翻译： 公开了一种用于制造CMOS FinFET器件的CMOS FinFET器件和方法。 示例性的CMOS FinFET器件包括包括第一区域和第二区域的衬底。 CMOS FinFET还包括布置在衬底上的翅片结构，其包括在第一区域中的第一鳍片和在第二区域中的第二鳍片。 CMOS FinFET还包括第一鳍片的第一部分，其包括与衬底相同的材料的材料，以及第一鳍片的第二部分，其包括沉积在第一鳍片的第一部分上的III-V半导体材料。 CMOS FinFET还包括第二鳍片的第一部分，其包括与衬底相同的材料，第二鳍片的第二部分包括沉积在第二鳍片的第一部分上的锗（Ge）材料。

公开(公告)号：US08426890B2

公开(公告)日：2013-04-23

申请号：US13461595

申请日：2012-05-01

申请人： Cheng-Hsien Wu ,  Chih-Hsin Ko ,  Clement Hsingjen Wann

发明人： Cheng-Hsien Wu ,  Chih-Hsin Ko ,  Clement Hsingjen Wann

IPC分类号： H01L31/102

CPC分类号： H01L21/8258 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02433 ,  H01L21/02538 ,  H01L21/02639 ,  H01L21/02667 ,  H01L21/02675

摘要： Stacking faults are reduced or eliminated by epitaxially growing a III-V compound semiconductor region in a trench followed by capping and annealing the region. The capping layer limits the escape of atoms from the region and enables the reduction or elimination of stacking faults along with the annealing.

摘要翻译： 通过在沟槽中外延生长III-V族化合物半导体区域，然后对该区域进行封盖和退火，来减少或消除堆叠故障。 封盖层限制了原子从该区域的逃逸，并且能够与退火一起减少或消除堆垛层错。

公开(公告)号：US20130075833A1

公开(公告)日：2013-03-28

申请号：US13239804

申请日：2011-09-22

申请人： Kuan-Ting Liu ,  Liang-Gi Yao ,  Yasutoshi Okuno ,  Clement Hsingjen Wann

发明人： Kuan-Ting Liu ,  Liang-Gi Yao ,  Yasutoshi Okuno ,  Clement Hsingjen Wann

IPC分类号： H01L29/772

CPC分类号： H01L21/823842 ,  H01L21/28008 ,  H01L21/28079 ,  H01L21/28088 ,  H01L27/092 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

摘要： A multi-layer scavenging metal gate stack, and methods of manufacturing the same, are disclosed. In an example, a gate stack disposed over a semiconductor substrate includes an interfacial dielectric layer disposed over the semiconductor substrate, a high-k dielectric layer disposed over the interfacial dielectric layer, a first conductive layer disposed over the high-k dielectric layer, and a second conductive layer disposed over the first conductive layer. The first conductive layer includes a first metal layer disposed over the high-k dielectric layer, a second metal layer disposed over the first metal layer, and a third metal layer disposed over the second metal layer. The first metal layer includes a material that scavenges oxygen impurities from the interfacial dielectric layer, and the second metal layer includes a material that adsorbs oxygen impurities from the third metal layer and prevents oxygen impurities from diffusing into the first metal layer.

摘要翻译： 公开了一种多层扫气金属栅叠层及其制造方法。 在一个示例中，设置在半导体衬底上的栅极堆叠包括设置在半导体衬底上的界面电介质层，设置在界面电介质层上的高k电介质层，设置在高k电介质层上的第一导电层，以及 设置在所述第一导电层上的第二导电层。 第一导电层包括设置在高k电介质层上的第一金属层，设置在第一金属层上的第二金属层和设置在第二金属层上的第三金属层。 第一金属层包括从界面电介质层清除氧杂质的材料，第二金属层包括从第三金属层吸附氧杂质并防止氧杂质扩散到第一金属层中的材料。

公开(公告)号：US20130043512A1

公开(公告)日：2013-02-21

申请号：US13212834

申请日：2011-08-18

申请人： Gin-Chen Huang ,  Tsai-Fu Hsiao ,  Ching-Hong Jiang ,  Neng-Kuo Chen ,  Hongfa Luan ,  Sey-Ping Sun ,  Clement Hsingjen Wann

发明人： Gin-Chen Huang ,  Tsai-Fu Hsiao ,  Ching-Hong Jiang ,  Neng-Kuo Chen ,  Hongfa Luan ,  Sey-Ping Sun ,  Clement Hsingjen Wann

IPC分类号： H01L21/31 ,  H01L21/28 ,  H01L29/78

CPC分类号： H01L21/02274 ,  H01L21/02164 ,  H01L21/022 ,  H01L21/0228 ,  H01L21/02332 ,  H01L21/324 ,  H01L29/66795

摘要： Semiconductor device manufacturing methods and methods of forming insulating material layers are disclosed. In one embodiment, a method of forming a composite insulating material layer of a semiconductor device includes providing a workpiece and forming a first sub-layer of the insulating material layer over the workpiece using a first plasma power level. A second sub-layer of the insulating material layer is formed over the first sub-layer of the insulating material layer using a second plasma power level, and the workpiece is annealed.