公开(公告)号：US20120280290A1

公开(公告)日：2012-11-08

申请号：US13102073

申请日：2011-05-06

申请人： Ali Khakifirooz ,  Kangguo Cheng ,  Bruce B. Doris ,  Wilfried E. Haensch ,  Balasubramanian S. Haran ,  Pranita Kulkarni

发明人： Ali Khakifirooz ,  Kangguo Cheng ,  Bruce B. Doris ,  Wilfried E. Haensch ,  Balasubramanian S. Haran ,  Pranita Kulkarni

IPC分类号： H01L29/772 ,  H01L21/28

CPC分类号： H01L27/0207 ,  H01L21/28518 ,  H01L21/76802 ,  H01L21/76895 ,  H01L21/76897 ,  H01L21/823425 ,  H01L21/823437 ,  H01L21/823475 ,  H01L27/1104 ,  H01L29/41783 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/7834

摘要： A common cut mask is employed to define a gate pattern and a local interconnect pattern so that local interconnect structures and gate structures are formed with zero overlay variation relative to one another. A local interconnect structure may be laterally spaced from a gate structure in a first horizontal direction, and contact another gate structure in a second horizontal direction that is different from the first horizontal direction. Further, a gate structure may be formed to be collinear with a local interconnect structure that adjoins the gate structure. The local interconnect structures and the gate structures are formed by a common damascene processing step so that the top surfaces of the gate structures and the local interconnect structures are coplanar with each other.

摘要翻译： 采用公共切割掩模来限定栅极图案和局部互连图案，使得局部互连结构和栅极结构相对于彼此形成为零覆盖变化。 局部互连结构可以在第一水平方向上与栅极结构横向间隔开，并且在与第一水平方向不同的第二水平方向上接触另一个栅极结构。 此外，栅极结构可以形成为与邻接栅极结构的局部互连结构共线。 局部互连结构和栅极结构通过公共镶嵌处理步骤形成，使得栅极结构的顶表面和局部互连结构彼此共面。

公开(公告)号：US20120118383A1

公开(公告)日：2012-05-17

申请号：US12946216

申请日：2010-11-15

申请人： Stephen W. Bedell ,  Norma E. Sosa Cortes ,  Wilfried E. Haensch ,  Steven J. Koester ,  Devendra K. Sadana ,  Katherine L. Saenger ,  Ghavam Shahidi ,  Davood Shahrjerdi

发明人： Stephen W. Bedell ,  Norma E. Sosa Cortes ,  Wilfried E. Haensch ,  Steven J. Koester ,  Devendra K. Sadana ,  Katherine L. Saenger ,  Ghavam Shahidi ,  Davood Shahrjerdi

IPC分类号： H01L31/0264 ,  H01L31/18

CPC分类号： H01L27/142 ,  H01L31/02008 ,  H01L31/0747 ,  H01L31/075 ,  H01L31/076 ,  H01L31/078 ,  H01L31/1804 ,  H01L31/202 ,  Y02E10/547 ,  Y02E10/548 ,  Y02P70/521

摘要： An autonomous integrated circuit (IC) includes a solar cell formed on a bottom substrate of a silicon-on-insulator (SOI) substrate as a handle substrate; an insulating layer of the SOI substrate located on top of the solar cell; and a device layer formed on a top semiconductor layer of the SOI substrate located on top of the insulating layer, wherein a top contact of the device layer is electrically connected to a bottom contact of the solar cell such that the solar cell is enabled to power the device layer.

摘要翻译： 自主集成电路（IC）包括形成在作为处理衬底的绝缘体上硅（SOI）衬底的底部衬底上的太阳能电池; 位于太阳能电池顶部的SOI衬底的绝缘层; 以及形成在位于绝缘层顶部的SOI衬底的顶部半导体层上的器件层，其中器件层的顶部接触电连接到太阳能电池的底部接触，使得太阳能电池能够通电 设备层。

公开(公告)号：US20120038429A1

公开(公告)日：2012-02-16

申请号：US12856269

申请日：2010-08-13

申请人： Wilfried E. Haensch ,  Yong Liu ,  Zihong Liu

发明人： Wilfried E. Haensch ,  Yong Liu ,  Zihong Liu

IPC分类号： H03B5/12

CPC分类号： H03B5/1228 ,  H03B5/1203 ,  H03B5/1215 ,  H03B2200/0008

摘要： An oscillator circuit includes a field effect transistor (FET), the FET comprising a channel, source, drain, and gate, wherein at least the channel comprises graphene; an LC component connected to the FET, the LC component comprising at least one inductor and at least one capacitor; and a feedback loop connecting the FET source to the FET drain via the LC component.

摘要翻译： 振荡器电路包括场效应晶体管（FET），所述FET包括沟道，源极，漏极和栅极，其中至少所述沟道包括石墨烯; 连接到所述FET的LC部件，所述LC部件包括至少一个电感器和至少一个电容器; 以及通过LC部件将FET源连接到FET漏极的反馈环路。

公开(公告)号：US07250656B2

公开(公告)日：2007-07-31

申请号：US11161861

申请日：2005-08-19

申请人： Wilfried E. Haensch ,  Edward J. Nowak

发明人： Wilfried E. Haensch ,  Edward J. Nowak

IPC分类号： H01L29/76

CPC分类号： H01L27/1203 ,  H01L27/1207 ,  H01L29/045

摘要： A semiconductor structure is provided that includes a hybrid orientated substrate having at least two coplanar surfaces of different surface crystal orientations, wherein one of the coplanar surfaces has bulk-like semiconductor properties and the other coplanar surface has semiconductor-on-insulator (SOI) properties. In accordance with the present invention, the substrate includes a new well design that provides a large capacitance from a retrograde well region of the second conductivity type to the substrate thereby providing noise decoupling with a low number of well contacts. The present invention also provides a method of fabricating such a semiconductor structure.

摘要翻译： 提供一种半导体结构，其包括具有不同表面晶取向的至少两个共面表面的混合取向基板，其中共面中的一个具有块状半导体特性，而另一共面具有绝缘体上半导体（SOI）性质 。 根据本发明，衬底包括新的阱设计，其从第二导电类型的逆向阱区域向衬底提供大的电容，由此提供具有少量阱接触的噪声解耦。 本发明还提供一种制造这种半导体结构的方法。

公开(公告)号：US06815296B2

公开(公告)日：2004-11-09

申请号：US10659950

申请日：2003-09-11

申请人： Robert H. Dennard ,  Wilfried E. Haensch ,  Hussein I. Hanafi

发明人： Robert H. Dennard ,  Wilfried E. Haensch ,  Hussein I. Hanafi

IPC分类号： H01L21336

CPC分类号： H01L29/66772 ,  H01L21/76264 ,  H01L21/76267 ,  H01L21/76283 ,  H01L29/41783 ,  H01L29/458 ,  H01L29/78648

摘要： A method of forming a silicon-on-insulator (SOI) metal oxide semiconductor field effect transistor (MOSFET) device is provided. The SOI MOSFET device includes a polysilicon back-gate which controls the threshold voltage of a polysilicon-containing front-gate. The back-gate functions as a dynamic threshold voltage control system in the SOI MOSFET device because it is suitable for use during circuit/system active periods and during circuit/system idle periods.

摘要翻译： 提供了一种形成绝缘体上硅（SOI）金属氧化物半导体场效应晶体管（MOSFET）器件的方法。 SOI MOSFET器件包括多晶硅背栅极，其控制含多晶硅的前栅极的阈值电压。 背栅极作为SOI MOSFET器件中的动态阈值电压控制系统起作用，因为它适用于电路/系统有效期间和电路/系统空闲期间。

公开(公告)号：US09368502B2

公开(公告)日：2016-06-14

申请号：US13274758

申请日：2011-10-17

申请人： Josephine B. Chang ,  Leland Chang ,  Michael A. Guillorn ,  Wilfried E. Haensch

发明人： Josephine B. Chang ,  Leland Chang ,  Michael A. Guillorn ,  Wilfried E. Haensch

IPC分类号： H01L27/108 ,  H01L21/02 ,  H01L21/84 ,  H01L29/78 ,  H01L29/49 ,  H01L29/66

CPC分类号： H01L27/10867 ,  H01L21/845 ,  H01L27/10823 ,  H01L27/10826 ,  H01L27/10829 ,  H01L27/10861 ,  H01L27/10876 ,  H01L27/10879 ,  H01L27/1207 ,  H01L29/0673 ,  H01L29/49 ,  H01L29/66545 ,  H01L29/785

摘要： A memory cell, an array of memory cells, and a method for fabricating a memory cell with multigate transistors such as fully depleted finFET or nano-wire transistors in embedded DRAM. The memory cell includes a trench capacitor, a non-planar transistor, and a self-aligned silicide interconnect electrically coupling the trench capacitor to the non-planar transistor.

摘要翻译： 存储器单元，存储器单元阵列，以及用于制造具有诸如完全耗尽的finFET或嵌入式DRAM中的纳米线晶体管等多重晶体管的存储单元的方法。 存储单元包括沟槽电容器，非平面晶体管和将沟槽电容器电耦合到非平面晶体管的自对准硅化物互连。

公开(公告)号：US09312358B2

公开(公告)日：2016-04-12

申请号：US13617140

申请日：2012-09-14

申请人： Dechao Guo ,  Wilfried E. Haensch ,  Gan Wang ,  Yanfeng Wang ,  Xin Wang

发明人： Dechao Guo ,  Wilfried E. Haensch ,  Gan Wang ,  Yanfeng Wang ,  Xin Wang

IPC分类号： H01L29/66 ,  H01L29/739 ,  H01L29/165 ,  H01L29/16

CPC分类号： H01L29/66356 ,  H01L29/1608 ,  H01L29/165 ,  H01L29/7391

摘要： A method of manufacturing a semiconductor device is disclosed. A p-type substrate is doped to form an N-well in a selected portion of a p-type substrate adjacent an anode region of the substrate. A p-type doped region is formed in the anode region of the p-type substrate. The p-type doped region and the N-well form a p-n junction.

公开(公告)号：US08748871B2

公开(公告)日：2014-06-10

申请号：US13352737

申请日：2012-01-18

申请人： Phaedon Avouris ,  Josephine B. Chang ,  Wilfried E. Haensch ,  Fei Liu ,  Zihong Liu ,  Yanqing Wu ,  Wenjuan Zhu

发明人： Phaedon Avouris ,  Josephine B. Chang ,  Wilfried E. Haensch ,  Fei Liu ,  Zihong Liu ,  Yanqing Wu ,  Wenjuan Zhu

IPC分类号： H01L27/088

CPC分类号： H01L27/0688 ,  B82Y10/00 ,  H01L29/1606 ,  H01L29/78684

摘要： A three-dimensional integrated circuit includes a semiconductor device, an insulator formed on the semiconductor device, an interconnect formed in the insulator, and a graphene device formed on the insulator.

摘要翻译： 三维集成电路包括半导体器件，形成在半导体器件上的绝缘体，形成在绝缘体中的互连以及形成在绝缘体上的石墨烯器件。

公开(公告)号：US08587067B2

公开(公告)日：2013-11-19

申请号：US13559941

申请日：2012-07-27

申请人： Josephine B. Chang ,  Wilfried E. Haensch ,  Fei Liu ,  Zihong Liu

发明人： Josephine B. Chang ,  Wilfried E. Haensch ,  Fei Liu ,  Zihong Liu

IPC分类号： H01L27/088

CPC分类号： H01L27/0688 ,  H01L21/28506 ,  H01L21/8221 ,  H01L29/1606 ,  H01L29/66045 ,  H01L29/78 ,  H01L29/78684

摘要： A three dimensional integrated circuit includes a silicon substrate, a first source region disposed on the substrate, a first drain region disposed on the substrate, a first gate stack portion disposed on the substrate, a first dielectric layer disposed on the first source region, the first drain region, the first gate stack portion, and the substrate, a second dielectric layer formed on the first dielectric layer, a second source region disposed on the second dielectric layer, a second drain region disposed on the second dielectric layer, and a second gate stack portion disposed on the second dielectric layer, the second gate stack portion including a graphene layer.

摘要翻译： 三维集成电路包括硅衬底，设置在衬底上的第一源极区域，设置在衬底上的第一漏极区域，设置在衬底上的第一栅极堆叠部分，设置在第一源极区域上的第一电介质层， 第一漏极区域，第一栅极堆叠部分和衬底，形成在第一电介质层上的第二电介质层，设置在第二电介质层上的第二源极区域，设置在第二电介质层上的第二漏极区域，以及第二漏极区域 栅极堆叠部分设置在第二介电层上，第二栅极堆叠部分包括石墨烯层。

公开(公告)号：US20130092992A1

公开(公告)日：2013-04-18

申请号：US13274758

申请日：2011-10-17

申请人： Josephine B. Chang ,  Leland Chang ,  Michael A. Guillorn ,  Wilfried E. Haensch

发明人： Josephine B. Chang ,  Leland Chang ,  Michael A. Guillorn ,  Wilfried E. Haensch

IPC分类号： H01L27/108 ,  H01L21/02 ,  B82Y99/00

CPC分类号： H01L27/10867 ,  H01L21/845 ,  H01L27/10823 ,  H01L27/10826 ,  H01L27/10829 ,  H01L27/10861 ,  H01L27/10876 ,  H01L27/10879 ,  H01L27/1207 ,  H01L29/0673 ,  H01L29/49 ,  H01L29/66545 ,  H01L29/785

摘要： A memory cell, an array of memory cells, and a method for fabricating a memory cell with multigate transistors such as fully depleted finFET or nano-wire transistors in embedded DRAM. The memory cell includes a trench capacitor, a non-planar transistor, and a self-aligned silicide interconnect electrically coupling the trench capacitor to the non-planar transistor.

摘要翻译： 存储器单元，存储器单元阵列，以及用于制造具有诸如完全耗尽的finFET或嵌入式DRAM中的纳米线晶体管等多重晶体管的存储单元的方法。 存储单元包括沟槽电容器，非平面晶体管和将沟槽电容器电耦合到非平面晶体管的自对准硅化物互连。