公开(公告)号：US06468865B1

公开(公告)日：2002-10-22

申请号：US09723653

申请日：2000-11-28

申请人： Jean Y. Yang ,  Mark T. Ramsbey ,  Hidehiko Shiraiwa ,  Michael A. Van Buskirk ,  David M. Rogers ,  Ravi Sunkavalli ,  Janet Wang ,  Narbeh Derhacobian ,  Yider Wu

发明人： Jean Y. Yang ,  Mark T. Ramsbey ,  Hidehiko Shiraiwa ,  Michael A. Van Buskirk ,  David M. Rogers ,  Ravi Sunkavalli ,  Janet Wang ,  Narbeh Derhacobian ,  Yider Wu

IPC分类号： H01L21336

CPC分类号： H01L27/11568 ,  H01L27/115

摘要： One aspect of the present invention relates to a method of forming a non-volatile semiconductor memory device, involving the sequential or non-sequential steps of forming a charge trapping dielectric over a substrate, the substrate having a core region and a periphery region; removing at least a portion of the charge trapping dielectric in the periphery region; forming a gate dielectric in the periphery region; forming buried bitlines in the core region; removing at least a portion of the charge trapping dielectric positioned over the buried bitlines in the core region; forming a bitline isolation over the buried bitlines in the core region; and forming gates in the core region and the periphery region. Another aspect of the present invention relates to increasing the thickness of the gate dielectric in at least a portion of the periphery region simultaneously while forming the bitline isolation.

摘要翻译： 本发明的一个方面涉及一种形成非挥发性半导体存储器件的方法，涉及在衬底上形成电荷俘获电介质的顺序或非顺序步骤，所述衬底具有芯区域和外围区域; 去除外围区域中的电荷捕获电介质的至少一部分; 在周边区域形成栅电介质; 在核心区域形成掩埋位线; 去除位于芯区域中的掩埋位线之上的电荷捕获电介质的至少一部分; 在核心区域的掩埋位线上形成位线隔离; 并且在芯区域和周边区域中形成栅极。 本发明的另一方面涉及在形成位线隔离的同时在周边区域的至少一部分中增加栅极电介质的厚度。

公开(公告)号：US06445030B1

公开(公告)日：2002-09-03

申请号：US09772600

申请日：2001-01-30

申请人： Yider Wu ,  Jean Y. Yang ,  Hidehiko Shiraiwa ,  Che-Hoo Ng

发明人： Yider Wu ,  Jean Y. Yang ,  Hidehiko Shiraiwa ,  Che-Hoo Ng

IPC分类号： H01L2972

CPC分类号： H01L21/28211 ,  H01L21/28282 ,  H01L29/511 ,  H01L29/792

摘要： One aspect of the present invention relates to a non-volatile semiconductor memory device, containing a silicon substrate; a tunnel oxide layer over the silicon substrate, the tunnel oxide layer comprising fluorine atoms; a charge trapping layer over the tunnel oxide layer; an electrode or poly layer over the charge trapping layer; and source and drain regions within the silicon substrate. Another aspect of the present invention relates to a method of making a non-volatile semiconductor memory cell having improved erase speed, involving the steps of providing a silicon substrate; forming a tunnel oxide layer comprising fluorine atoms over the silicon substrate; and forming non-volatile memory cells over the tunnel oxide layer.

摘要翻译： 本发明的一个方面涉及一种包含硅衬底的非易失性半导体存储器件; 硅衬底上的隧道氧化物层，所述隧道氧化物层包含氟原子; 在隧道氧化物层上方的电荷捕获层; 在电荷捕获层上方的电极或多晶硅层; 以及硅衬底内的源区和漏区。 本发明的另一方面涉及一种制造具有改善的擦除速度的非易失性半导体存储单元的方法，包括提供硅衬底的步骤; 在所述硅衬底上形成包含氟原子的隧道氧化物层; 以及在所述隧道氧化物层上形成非易失性存储单元。

公开(公告)号：US06417082B1

公开(公告)日：2002-07-09

申请号：US09651684

申请日：2000-08-30

申请人： Yider Wu ,  Jean Yang ,  Hidehiko Shiraiwa ,  Mark E. Ramsbey

发明人： Yider Wu ,  Jean Yang ,  Hidehiko Shiraiwa ,  Mark E. Ramsbey

IPC分类号： H01L21425

CPC分类号： H01L21/28185 ,  H01L21/26506 ,  H01L21/26586

摘要： A process for making a semiconductor structure comprises implanting nitrogen through a layer comprising SiO2 into a substrate comprising Si, wherein the layer is on the substrate, and wherein the layer is from about 30 Å to about 300 Å thick.

摘要翻译： 制造半导体结构的方法包括将氮通过包含SiO 2的层注入到包含Si的衬底中，其中该层在衬底上，并且其中该层为约30埃至约300埃。

公开(公告)号：US06362051B1

公开(公告)日：2002-03-26

申请号：US09648361

申请日：2000-08-25

申请人： Jean Yang ,  Yider Wu ,  Hidehiko Shiraiwa ,  Mark Ramsbey

发明人： Jean Yang ,  Yider Wu ,  Hidehiko Shiraiwa ,  Mark Ramsbey

IPC分类号： H01L21336

CPC分类号： H01L21/28202 ,  H01L21/26533 ,  H01L21/28282 ,  H01L21/3144 ,  H01L29/513 ,  H01L29/518

摘要： A gate structure for an ONO flash memory device includes a first layer of silicon oxide on top of a semiconductor substrate, a second layer of silicon oxide, a layer of silicon nitride sandwiched between the two silicon oxide layers, and a control gate on top of the second layer of silicon oxide. Nitrogen is implanted into the first layer of silicon oxide at less than normal energy levels to reduce the amount of damage to the underlying semiconductor substrate. After low energy nitrogen implantation, the semiconductor structure is heated to anneal out the implant damage and to diffuse the implanted nitrogen to the substrate and silicon oxide interface to cause SiN bonds to be formed at that interface. The SiN bonds is desirable because they improve the bonding strength at the interface and the nitrogen remaining in the silicon oxide layer increases the oxide bulk reliability.

摘要翻译： 用于ONO闪速存储器件的栅极结构包括在半导体衬底的顶部上的第一氧化硅层，第二层氧化硅，夹在两个氧化硅层之间的氮化硅层和位于两个氧化硅层之上的控制栅极 第二层氧化硅。 氮以低于正常能级注入到第一氧化硅层中以减少对下面的半导体衬底的损伤量。 在低能量氮注入之后，半导体结构被加热以退出注入损伤并将注入的氮扩散到衬底和氧化硅界面，以在该界面处形成SiN键。 SiN键是理想的，因为它们改善了界面处的结合强度，并且保留在氧化硅层中的氮增加了氧化物体的可靠性。

公开(公告)号：US09196624B2

公开(公告)日：2015-11-24

申请号：US13545469

申请日：2012-07-10

申请人： Bradley Marc Davis ,  Mark W. Randolph ,  Sung-Yong Chung ,  Hidehiko Shiraiwa

发明人： Bradley Marc Davis ,  Mark W. Randolph ,  Sung-Yong Chung ,  Hidehiko Shiraiwa

IPC分类号： H01L21/336 ,  H01L27/115 ,  H01L21/28

CPC分类号： H01L27/11521 ,  H01L21/28273

摘要： Methods and systems of fabricating a wordline protection structure are described. As described, the wordline protection structure includes a polysilicon structure formed adjacent to a memory core region. The polysilicon structure includes first doped region positioned on a core side of the polysilicon structure and a second doped region positioned on a spine side of the polysilicon structure. An un-doped region positioned between the first and second doped regions. A conductive layer is formed on top of the polysilicon structure and arranged so that it does not contact the un-doped region at either the transition between the first doped region and the un-doped region or the second doped region and un-doped region.

摘要翻译： 描述了制作字线保护结构的方法和系统。 如上所述，字线保护结构包括与存储器核心区域相邻形成的多晶硅结构。 多晶硅结构包括位于多晶硅结构的芯侧的第一掺杂区和位于多晶硅结构的脊侧的第二掺杂区。 位于第一和第二掺杂区域之间的未掺杂区域。 导电层形成在多晶硅结构的顶部，并且被布置成使得其在第一掺杂区域和未掺杂区域或第二掺杂区域和未掺杂区域之间的过渡处不接触未掺杂区域。

公开(公告)号：US08809936B2

公开(公告)日：2014-08-19

申请号：US11461428

申请日：2006-07-31

申请人： Lei Xue ,  Rinji Sugino ,  YouSeok Suh ,  Hidehiko Shiraiwa ,  Meng Ding ,  Shenqing Fang ,  Joong Jeon

发明人： Lei Xue ,  Rinji Sugino ,  YouSeok Suh ,  Hidehiko Shiraiwa ,  Meng Ding ,  Shenqing Fang ,  Joong Jeon

IPC分类号： H01L29/788

CPC分类号： H01L21/28282 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/4234 ,  H01L29/513

摘要： A memory cell system is provided including forming a first insulator layer over a semiconductor substrate, forming a charge trap layer over the first insulator layer, forming a second insulator layer over the charge trap layer, forming a top blocking intermediate layer over the second insulator layer, and forming a contact layer over the top blocking intermediate layer.

摘要翻译： 提供一种存储单元系统，包括在半导体衬底上形成第一绝缘体层，在第一绝缘体层上形成电荷陷阱层，在电荷陷阱层上形成第二绝缘体层，在第二绝缘体层上形成顶部阻挡中间层 并且在顶部阻挡中间层上形成接触层。

公开(公告)号：US07446369B2

公开(公告)日：2008-11-04

申请号：US11196434

申请日：2005-08-04

申请人： Takashi Whitney Orimoto ,  Joong Jeon ,  Hidehiko Shiraiwa ,  Simon S. Chan ,  Harpreet K. Sachar

发明人： Takashi Whitney Orimoto ,  Joong Jeon ,  Hidehiko Shiraiwa ,  Simon S. Chan ,  Harpreet K. Sachar

IPC分类号： H01L29/788

CPC分类号： H01L29/792 ,  H01L21/28282 ,  H01L29/4232 ,  H01L29/513

摘要： A semiconductor memory device may include an intergate dielectric layer of a high-K dielectric material interposed between a floating gate and a control gate. With this intergate high-K dielectric in place, the memory device may be erased using Fowler-Nordheim tunneling.

摘要翻译： 半导体存储器件可以包括介于浮置栅极和控制栅极之间的高K电介质材料的隔间电介质层。 使用这种隔间高K电介质就可以使用Fowler-Nordheim隧道擦除存储器件。

公开(公告)号：US07416940B1

公开(公告)日：2008-08-26

申请号：US11418352

申请日：2006-05-03

申请人： Satoshi Torii ,  Hidehiko Shiraiwa ,  Youseok Suh ,  Lei Xue

发明人： Satoshi Torii ,  Hidehiko Shiraiwa ,  Youseok Suh ,  Lei Xue

IPC分类号： H01L21/336

CPC分类号： H01L27/115 ,  H01L27/11568

摘要： Methods for fabricating a flash memory device are provided. A method comprises forming a plurality of gate stacks overlying a substrate. Each gate stack comprises a charge trapping layer and a control gate. The control gate is a first distance from the substrate. Adjacent gate stacks are a second distance apart. A cell spacer material layer is deposited and is etched to form a spacer about sidewalls of each gate stack. A source/drain impurity doped region is formed adjacent a first gate stack and a last gate stack. The first distance and the second distance are such that, when a voltage is applied to a gate stack during a READ operation, a fringing field is created between the control gate of the gate stack and the substrate and is sufficient to invert a portion of the substrate between the gate stack and an adjacent gate stack.

摘要翻译： 提供了制造闪速存储器件的方法。 一种方法包括形成覆盖衬底的多个栅叠层。 每个栅极堆叠包括电荷捕获层和控制栅极。 控制栅极是离基板的第一距离。 相邻的门堆叠是第二个距离。 沉积电池间隔物材料层并被蚀刻以形成围绕每个栅极叠层的侧壁的间隔物。 在第一栅极堆叠和最后一个栅极堆叠附近形成源极/漏极杂质掺杂区域。 第一距离和第二距离使得当在读取操作期间将电压施加到栅极堆叠时，在栅极堆叠的控制栅极和衬底之间产生边缘场，并且足以将一部分 栅极堆叠和相邻栅极堆叠之间的衬底。

公开(公告)号：US20080150042A1

公开(公告)日：2008-06-26

申请号：US11958254

申请日：2007-12-17

申请人： Simon Siu-Sing Chan ,  Hidehiko Shiraiwa ,  Kuo-Tung Chang ,  Angela T. Hui

发明人： Simon Siu-Sing Chan ,  Hidehiko Shiraiwa ,  Kuo-Tung Chang ,  Angela T. Hui

IPC分类号： H01L23/48 ,  H01L21/44

CPC分类号： H01L27/11568 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11521

摘要： A method for forming an integrated circuit system is provided including forming a memory section having a spacer with a substrate, forming an outer doped region of the memory section in the substrate, forming a barrier metal layer over the spacer, and forming a metal plug over the outer doped region and the barrier metal layer.

摘要翻译： 提供了一种用于形成集成电路系统的方法，包括形成具有衬底的间隔物的存储部分，在衬底中形成存储部分的外部掺杂区域，在间隔物上形成阻挡金属层，并形成金属插塞 外部掺杂区域和阻挡金属层。

公开(公告)号：US20080096357A1

公开(公告)日：2008-04-24

申请号：US11551535

申请日：2006-10-20

申请人： Youseok Suh ,  Hidehiko Shiraiwa ,  Allison Holbrook ,  Angela Hui ,  Kuo-Tung Chang

发明人： Youseok Suh ,  Hidehiko Shiraiwa ,  Allison Holbrook ,  Angela Hui ,  Kuo-Tung Chang

IPC分类号： H01L21/336

CPC分类号： H01L27/115 ,  H01L27/11568

摘要： A method for manufacturing a memory device that includes using a gap-filling material that inhibits charge coupling between memory devices. A semiconductor material is provided that has an active region and an isolation region. A charge trapping structure is formed over the active region and a layer of semiconductor material is formed over the charge trapping structure and the isolation region. A masking structure having sidewalls is formed on the layer of semiconductor material. Spacers are formed adjacent the sidewalls and the layer of semiconductor material is etched to form one or more conductive strips having opposing sides. The one or more conductive strips are formed over the active region. A dielectric material is formed adjacent to the opposing sides of each conductive strip. The dielectric material serves as a gap-filling material. A layer of semiconductor material is formed over the one or more conductive strips.

摘要翻译： 一种用于制造存储器件的方法，其包括使用禁止存储器件之间的电荷耦合的间隙填充材料。 提供了具有有源区和隔离区的半导体材料。 在有源区上形成电荷俘获结构，在电荷俘获结构和隔离区上形成一层半导体材料。 在半导体材料层上形成具有侧壁的掩模结构。 间隔件邻近侧壁形成，并且半导体材料层被蚀刻以形成具有相对侧面的一个或多个导电条。 一个或多个导电条形成在有源区上。 在每个导电带的相对侧附近形成电介质材料。 介电材料用作间隙填充材料。 在一个或多个导电条上形成半导体材料层。