公开(公告)号：US20090085197A1

公开(公告)日：2009-04-02

申请号：US11863477

申请日：2007-09-28

申请人： Sameer Kumar Ajmera ,  Phillip D. Matz ,  Stephan Grunow ,  Satyavolu Srinivas Papa Rao

发明人： Sameer Kumar Ajmera ,  Phillip D. Matz ,  Stephan Grunow ,  Satyavolu Srinivas Papa Rao

IPC分类号： H01L23/34

CPC分类号： H01L23/427 ,  H01L2924/0002 ,  H01L2924/00

摘要： The density of components in integrated circuits (ICs) is increasing with time. The density of heat generated by the components is similarly increasing. Maintaining the temperature of the components at reliable operating levels requires increased thermal transfer rates from the components to the IC package exterior. Dielectric materials used in interconnect regions have lower thermal conductivity than silicon dioxide. This invention comprises a heat pipe located in the interconnect region of an IC to transfer heat generated by components in the IC substrate to metal plugs located on the top surface of the IC, where the heat is easily conducted to the exterior of the IC package. Refinements such as a wicking liner or reticulated inner surface will increase the thermal transfer efficiency of the heat pipe. Strengthening elements in the interior of the heat pipe will provide robustness to mechanical stress during IC manufacture.

摘要翻译： 集成电路（IC）中组件的密度随时间而增加。 组件产生的热密度同样增加。 将组件的温度保持在可靠的操作水平，需要增加从组件到IC封装外部的热传递速率。 互连区域中使用的介电材料的热导率低于二氧化硅。 本发明包括位于IC的互连区域中的热管，用于将IC基板中的部件产生的热量转移到位于IC顶表面上的金属插头，其中热量易于传导到IC封装的外部。 诸如芯吸衬垫或网状内表面的改进将增加热管的热传递效率。 热管内部加强元件将为IC制造过程中的机械应力提供坚固耐用性。

公开(公告)号：US07485963B2

公开(公告)日：2009-02-03

申请号：US11614094

申请日：2006-12-21

申请人： Satyavolu S. Papa Rao ,  Stephan Grunow ,  Phillip D. Matz

发明人： Satyavolu S. Papa Rao ,  Stephan Grunow ,  Phillip D. Matz

IPC分类号： H01L23/48 ,  H01L23/52 ,  H01L23/522 ,  H01L23/532

CPC分类号： H01L23/5329 ,  H01L21/7682 ,  H01L21/76834 ,  H01L21/76835 ,  H01L21/76852 ,  H01L23/5222 ,  H01L2924/0002 ,  H01L2924/00

摘要： An embodiment of the invention is a method of manufacturing an integrated circuit. The method includes forming a capping layer of a back end structure (step 706), drilling an extraction line from the capping layer to an inter-metal dielectric layer (step 708), performing a supercritical fluid process to remove portions of the inter-metal dielectric layer that are coupled to the extraction line (step 710): thereby forming a denuded dielectric region. Another embodiment of the invention is an integrated circuit 2 having a back-end structure 5 coupled to a front-end structure 4. The back-end structure 5 having a first metal level 22. The first metal level 22 having metal interconnects 15 and an inter-metal dielectric layer 19. The back-end structure 5 further containing an extraction line 24 and a denuded dielectric region 25 coupled to the extraction line 24.

摘要翻译： 本发明的实施例是一种制造集成电路的方法。 该方法包括形成后端结构的覆盖层（步骤706），将覆盖层从提覆层钻到金属间介电层（步骤708），执行超临界流体处理以去除金属间的部分 电介质层，其与所述提取线耦合（步骤710）：由此形成裸露的电介质区域。 本发明的另一实施例是具有耦合到前端结构4的后端结构5的集成电路2.具有第一金属层22的后端结构5.具有金属互连15的第一金属级22和 金属间介电层19.后端结构5还包含抽出线24和耦合到提取线24的裸露介质区25。

公开(公告)号：US20080160754A1

公开(公告)日：2008-07-03

申请号：US11616532

申请日：2006-12-27

申请人： John A. Fitzsimmons ,  Stephan Grunow ,  Sanjay C. Mehta ,  Andrew H. Simon ,  Chih-Chao Yang

发明人： John A. Fitzsimmons ,  Stephan Grunow ,  Sanjay C. Mehta ,  Andrew H. Simon ,  Chih-Chao Yang

IPC分类号： H01L21/4763

CPC分类号： H01L21/76808 ,  H01L21/02063 ,  H01L21/31144 ,  H01L21/76814

摘要： A method for fabricating a microelectronic structure includes forming a via aperture through a dielectric layer located over a substrate having a conductor layer therein, to expose the conductor layer. The conductor layer typically comprises a copper containing material. The method also includes etching the conductor layer to form a recessed conductor layer prior to etching a trench aperture within the dielectric layer. The trench aperture is typically contiguous with the via aperture to form a dual damascene aperture. By etching the conductor layer after forming the via aperture and before forming the trench aperture, such a dual damascene aperture is formed with enhanced dimensional integrity.

摘要翻译： 一种制造微电子结构的方法包括：通过位于其中具有导体层的衬底上的电介质层形成通孔，以露出导体层。 导体层通常包含含铜材料。 该方法还包括在蚀刻介电层内的沟槽孔之前蚀刻导体层以形成凹陷的导体层。 沟槽孔通常与通孔邻接以形成双镶嵌孔。 通过在形成通孔之后蚀刻导体层，并且在形成沟槽孔之前，形成具有增强的尺寸完整性的这种双镶嵌孔。

公开(公告)号：US20080153282A1

公开(公告)日：2008-06-26

申请号：US11614185

申请日：2006-12-21

申请人： Manoj K. Jain ,  Tae S. Kim ,  Stephan Grunow

发明人： Manoj K. Jain ,  Tae S. Kim ,  Stephan Grunow

IPC分类号： H01L21/02

CPC分类号： H01L23/53238 ,  H01L21/02063 ,  H01L21/02068 ,  H01L21/76814 ,  H01L2924/0002 ,  Y10T29/49002 ,  H01L2924/00

摘要： Provided is a method for manufacturing an interconnect. The method for manufacturing the interconnect, in one embodiment, includes forming a first metal feature over or within a substrate, the first metal feature having an exposed surface. The method for manufacturing the interconnect may additionally include cleaning the exposed surface using a reactive system with a reducing agent, and subjecting the exposed surface to a plasma etch. The method for manufacturing the interconnect may further include contacting the first metal feature with a second metal feature.

摘要翻译： 提供一种制造互连的方法。 在一个实施例中，用于制造互连的方法包括在衬底上或衬底内形成第一金属特征，第一金属特征具有暴露表面。 用于制造互连的方法可以另外包括使用具有还原剂的反应系统清洁暴露的表面，以及对暴露的表面进行等离子体蚀刻。 用于制造互连的方法还可以包括使第一金属特征与第二金属特征接触。

公开(公告)号：US07338893B2

公开(公告)日：2008-03-04

申请号：US11286877

申请日：2005-11-23

申请人： Edward Raymond Engbrecht ,  Satyavolu Srinivas Papa Rao ,  Sameer Kumar Ajmera ,  Stephan Grunow

发明人： Edward Raymond Engbrecht ,  Satyavolu Srinivas Papa Rao ,  Sameer Kumar Ajmera ,  Stephan Grunow

IPC分类号： H01L21/4763

CPC分类号： H01L21/76831 ,  H01L21/76844

摘要： A device employs damascene layers with a pore sealing liner and includes a semiconductor body. A metal interconnect layer comprising a metal interconnect is formed over the semiconductor body. A dielectric layer is formed over the metal interconnect layer. A conductive trench feature and a conductive via feature are formed in the dielectric layer. A pore sealing liner is formed only along sidewall of the conductive via feature and along sidewalls and bottom surfaces of the conductive trench feature. The pore sealing liner is not substantially present along a bottom surface of the conductive via feature.

摘要翻译： 装置采用具有孔密封衬垫的镶嵌层，并且包括半导体本体。 包括金属互连的金属互连层形成在半导体本体上。 介电层形成在金属互连层上。 导电沟槽特征和导电通孔特征形成在电介质层中。 孔密封衬垫仅沿着导电通孔特征的侧壁并且沿着导电沟槽特征的侧壁和底表面形成。 孔密封衬垫基本上不存在于导电通孔特征的底表面上。

公开(公告)号：US07189615B2

公开(公告)日：2007-03-13

申请号：US11037530

申请日：2005-01-18

申请人： Satyavolu Srinivas Papa Rao ,  Darius Lammont Crenshaw ,  Stephan Grunow ,  Kenneth D. Brennan ,  Somit Joshi ,  Montray Leavy ,  Phillip D. Matz ,  Sameer Kumar Ajmera ,  Yuri E. Solomentsev

发明人： Satyavolu Srinivas Papa Rao ,  Darius Lammont Crenshaw ,  Stephan Grunow ,  Kenneth D. Brennan ,  Somit Joshi ,  Montray Leavy ,  Phillip D. Matz ,  Sameer Kumar Ajmera ,  Yuri E. Solomentsev

IPC分类号： H01L21/8242

CPC分类号： H01L21/76834 ,  H01L21/288 ,  H01L21/76816 ,  H01L21/76849 ,  H01L23/5223 ,  H01L28/20 ,  H01L28/60 ,  H01L2924/0002 ,  H01L2924/00

摘要： The formation of a MIM (metal insulator metal) capacitor (164) and concurrent formation of a resistor (166) is disclosed. A copper diffusion barrier (124) is formed over a copper deposition (110) that serves as a bottom electrode (170) of the capacitor (164). The copper diffusion barrier (124) mitigates unwanted diffusion of copper from the copper deposition (110), and is formed via electro-less deposition such that little to none of the barrier material is deposited at locations other than over a top surface (125) of the deposition of copper/bottom electrode. Subsequently, layers of dielectric (150) and conductive (152) materials are applied to form a dielectric (172) and top electrode (174) of the MIM capacitor (164), respectively, where the layer of conductive top electrode material (152) also functions to concurrently develop the resistor (166) on the same chip as the capacitor (164).

摘要翻译： 公开了MIM（金属绝缘金属）电容器（164）的形成和电阻器（166）的同时形成。 在用作电容器（164）的底部电极（170）的铜沉积（110）上形成铜扩散阻挡层（124）。 铜扩散阻挡层（124）减轻了铜从铜沉积物（110）的不期望的扩散，并且通过无电沉积形成，使得在除了顶部表面（125）之外的位置处几乎不会沉积阻挡材料， 的铜/底电极的沉积。 随后，分别施加介电层（150）和导电（152）材料层以形成MIM电容器（164）的电介质（172）和顶电极（174），其中导电顶电极材料层（152） 还用于同时开发与电容器（164）相同的芯片上的电阻器（166）。

公开(公告)号：US20060160299A1

公开(公告)日：2006-07-20

申请号：US11037530

申请日：2005-01-18

申请人： Satyavolu Rao ,  Darius Crenshaw ,  Stephan Grunow ,  Kenneth Brennan ,  Somit Joshi ,  Montray Leavy ,  Phillip Matz ,  Sameer Ajmera ,  Yuri Solomentsev

发明人： Satyavolu Rao ,  Darius Crenshaw ,  Stephan Grunow ,  Kenneth Brennan ,  Somit Joshi ,  Montray Leavy ,  Phillip Matz ,  Sameer Ajmera ,  Yuri Solomentsev

IPC分类号： H01L21/8242

CPC分类号： H01L21/76834 ,  H01L21/288 ,  H01L21/76816 ,  H01L21/76849 ,  H01L23/5223 ,  H01L28/20 ,  H01L28/60 ,  H01L2924/0002 ,  H01L2924/00

摘要： The formation of a MIM (metal insulator metal) capacitor (164) and concurrent formation of a resistor (166) is disclosed. A copper diffusion barrier (124) is formed over a copper deposition (110) that serves as a bottom electrode (170) of the capacitor (164). The copper diffusion barrier (124) mitigates unwanted diffusion of copper from the copper deposition (110), and is formed via electro-less deposition such that little to none of the barrier material is deposited at locations other than over a top surface (125) of the deposition of copper/bottom electrode. Subsequently, layers of dielectric (150) and conductive (152) materials are applied to form a dielectric (172) and top electrode (174) of the MIM capacitor (164), respectively, where the layer of conductive top electrode material (152) also functions to concurrently develop the resistor (166) on the same chip as the capacitor (164).

摘要翻译： 公开了MIM（金属绝缘金属）电容器（164）的形成和电阻器（166）的同时形成。 在用作电容器（164）的底部电极（170）的铜沉积（110）上形成铜扩散阻挡层（124）。 铜扩散阻挡层（124）减轻了铜从铜沉积物（110）的不期望的扩散，并且通过无电沉积形成，使得在除了顶部表面（125）之外的位置处几乎不会沉积阻挡材料， 的铜/底电极的沉积。 随后，分别施加介电层（150）和导电（152）材料层以形成MIM电容器（164）的电介质（172）和顶电极（174），其中导电顶电极材料层（152） 还用于同时开发与电容器（164）相同的芯片上的电阻器（166）。

公开(公告)号：US20060024902A1

公开(公告)日：2006-02-02

申请号：US10903712

申请日：2004-07-30

申请人： Sameer Ajmera ,  Darius Crenshaw ,  Stephan Grunow ,  Satyavolu Papa Rao ,  Phillip Matz

发明人： Sameer Ajmera ,  Darius Crenshaw ,  Stephan Grunow ,  Satyavolu Papa Rao ,  Phillip Matz

IPC分类号： H01L21/20

CPC分类号： H01L28/75

摘要： A method (10) of forming a MIM (metal insulator metal) capacitor is disclosed whereby adverse affects associated with copper diffusion are mitigated even as the capacitor is scaled down. A layer of bottom electrode/copper diffusion barrier material (136) is formed (16) within an aperture (128) wherein the capacitor (100) is to be defined. The bottom electrode layer (136) is formed via a directional process so that a horizontal aspect (138) of the layer (136) is formed over a metal (110) at a bottom of the aperture (128) to a thickness (142) that is greater than a thickness (144) of a sidewall aspect (148) of the layer (136) formed upon sidewalls (132) of the aperture (128). Accordingly, the thinner sidewall aspects (148) are removed during an etching act (18) while some of the thicker horizontal aspect (138) remains. A layer of capacitor dielectric material (150) is then conformally formed (20) into the aperture 128 and over the horizontal aspect (138). A layer of top electrode material (152) is then conformally formed (22) over the layer of capacitor dielectric material (150) to complete the capacitor stack (154).

摘要翻译： 公开了形成MIM（金属绝缘金属）电容器的方法（10），其中即使电容器按比例缩小，也减轻了与铜扩散相关的不利影响。 一层底部电极/铜扩散阻挡材料（136）在其中限定电容器（100）的孔（128）内形成（16）。 底部电极层（136）通过定向工艺形成，使得层（136）的水平方面（138）形成在孔（128）底部的金属（110）上至厚度（142） 大于形成在孔（128）的侧壁（132）上的层（136）的侧壁方面（148）的厚度（144）。 因此，在蚀刻行为（18）期间移除较薄的侧壁方面（148），而较厚的水平方面（138）中的一些保留。 然后将一层电容器电介质材料（150）保形地形成（20）到孔128中并且在水平方面（138）上。 然后在电容器介电材料（150）的层上共形形成（22）顶层电极材料层（152）以完成电容器堆叠（154）。

公开(公告)号：US20050206000A1

公开(公告)日：2005-09-22

申请号：US10805121

申请日：2004-03-19

申请人： Sanjeev Aggarwal ,  Kelly Taylor ,  Srinivas Raghavan ,  Stephan Grunow ,  Satyavolu Papa Rao

发明人： Sanjeev Aggarwal ,  Kelly Taylor ,  Srinivas Raghavan ,  Stephan Grunow ,  Satyavolu Papa Rao

IPC分类号： H01L21/285 ,  H01L21/768 ,  H01L21/8242 ,  H01L23/48 ,  H01L23/52 ,  H01L23/532 ,  H01L29/40

CPC分类号： H01L23/53238 ,  H01L21/2855 ,  H01L21/28556 ,  H01L21/76843 ,  H01L21/76846 ,  H01L21/76873 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated circuit copper interconnect structure is formed by forming a dielectric layer (90) over a semiconductor substrate (10). Trenches (110) and vias (120) are formed in the dielectric layer (90) and a barrier layer (130) is formed in the trenches (110) and vias (120) using material such as iridium, iridium oxide, ruthenium, ruthenium oxide, rhodium, rhodium oxide, rhenium, rhenium oxide, platinum, platinum oxide, palladium and palladium oxide. Copper (147) is then used to fill the remaining area in the trenches (110) and vias (120).

摘要翻译： 通过在半导体衬底（10）上形成电介质层（90）形成集成电路铜互连结构。 在电介质层（90）中形成沟槽（110）和通孔（120），并且使用诸如铱，氧化铱，钌，钌的材料在沟槽（110）和通孔（120）中形成阻挡层（130） 氧化物，铑，氧化铑，铼，氧化铼，铂，氧化铂，钯和氧化钯。 铜（147）然后用于填充沟槽（110）和通孔（120）中的剩余区域。

公开(公告)号：US09093164B2

公开(公告)日：2015-07-28

申请号：US13298661

申请日：2011-11-17

申请人： Ronald G. Filippi ,  Griselda Bonilla ,  Kaushik Chanda ,  Samuel S. Choi ,  Stephan Grunow ,  Naftali E. Lustig ,  Andrew H. Simon

发明人： Ronald G. Filippi ,  Griselda Bonilla ,  Kaushik Chanda ,  Samuel S. Choi ,  Stephan Grunow ,  Naftali E. Lustig ,  Andrew H. Simon

IPC分类号： H01H85/04 ,  G11C17/16 ,  H01L23/525 ,  H01L23/522 ,  G11C29/00 ,  H01H85/46 ,  H01L23/532

CPC分类号： G11C17/16 ,  G11C29/702 ,  H01H2085/466 ,  H01L23/5226 ,  H01L23/5256 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53252 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

摘要： A metal fuse structure using redundant vias formed on one metal level in a stacked via metal fuse structure to force failures to occur in the metal level that does not have the redundant vias. The metal fuse structure includes a first dielectric layer having a conductor, a second dielectric layer above the first dielectric layer having a first conductive line and a first via, the first via is on the conductor, the first conductive line is on the first via, the first via is the only electrical connection between the first conductive line and the conductor, and a third dielectric layer above the second dielectric layer having a second conductive line, a second via and a third via, the second via and the third via are both on the first conductive line, the second conductive line is on both the first via and the second via.

摘要翻译： 一种金属熔断器结构，其使用在堆叠的通孔金属熔丝结构中的一个金属层上形成的冗余通孔，以迫使在不具有冗余通孔的金属层中发生故障。 金属熔丝结构包括具有导体的第一电介质层，在第一电介质层之上的第二电介质层，具有第一导电线和第一通孔，第一通孔位于导体上，第一导电线在第一通孔上， 所述第一通孔是所述第一导线与所述导体之间的唯一电连接，并且所述第二电介质层上方的第三电介质层具有第二导电线，第二通孔和第三通孔，所述第二通孔和所述第三通孔均为 在第一导线上，第二导线在第一通孔和第二通孔上。