公开(公告)号：US09183910B2

公开(公告)日：2015-11-10

申请号：US13907223

申请日：2013-05-31

申请人： Yun-Sang Lee ,  Dong-Seok Kang ,  Sang-Beom Kang ,  Chan-Kyung Kim ,  Chul-Woo Park ,  Dong-Hyun Sohn ,  Hyung-Rok Oh

发明人： Yun-Sang Lee ,  Dong-Seok Kang ,  Sang-Beom Kang ,  Chan-Kyung Kim ,  Chul-Woo Park ,  Dong-Hyun Sohn ,  Hyung-Rok Oh

IPC分类号： G11C11/16 ,  G11C7/12

CPC分类号： G11C11/1653 ,  G11C7/12 ,  G11C11/16 ,  G11C11/161 ,  G11C11/1673 ,  G11C11/1675 ,  G11C11/1693 ,  G11C11/1697

摘要： A semiconductor memory device includes a cell array including one or more bank groups, where each of the one or more bank groups includes a plurality of banks and each of the plurality of banks includes a plurality of spin transfer torque magneto resistive random access memory (STT-MRAM) cells. The semiconductor memory device further includes a source voltage generating unit for applying a voltage to a source line connected to the each of the plurality of STT-MRAM cells, and a command decoder for decoding a command from an external source in order to perform read and write operations on the plurality of STT-MRAM cells. The command includes a combination of at least one signal of a row address strobe (RAS), a column address strobe (CAS), a chip selecting signal (CS), a write enable signal (WE), and a clock enable signal (CKE).

摘要翻译： 半导体存储器件包括一个单元阵列，其包括一个或多个存储体组，其中一个或多个存储体组中的每个组包括多个存储体，并且多个存储体中的每一个存储体包括多个自旋传递转矩磁阻随机存取存储器（STT -MRAM）细胞。 半导体存储器件还包括用于向连接到多个STT-MRAM单元中的每一个的源极线施加电压的源极电压产生单元，以及用于对来自外部源的命令进行解码的命令解码器，以执行读取和 对多个STT-MRAM单元进行写入操作。 该命令包括行地址选通（RAS），列地址选通（CAS），片选信号（CS），写使能信号（WE）和时钟使能信号（CKE）的至少一个信号 ）。

公开(公告)号：US08745452B2

公开(公告)日：2014-06-03

申请号：US13587100

申请日：2012-08-16

申请人： Hyung Rok Oh ,  Chul Woo Park

发明人： Hyung Rok Oh ,  Chul Woo Park

IPC分类号： G11C29/00 ,  G11C13/00 ,  G11C29/50 ,  G11C29/48 ,  G11C29/56

CPC分类号： G11C13/0002 ,  G11C8/10 ,  G11C13/00 ,  G11C13/0004 ,  G11C29/021 ,  G11C29/028 ,  G11C29/24 ,  G11C29/48 ,  G11C29/50 ,  G11C29/56 ,  G11C2029/5006

摘要： A resistive memory device and a system and method for testing the resistive memory device are provided. The resistive memory device includes a plurality of bit lines comprising at least one dummy bit line to which a plurality of resistive memory cells are connected, a conducting wire connected to the dummy bit line, a first switching element positioned between the dummy bit line and an external device outside the resistive memory device, and a second switching element positioned between the conducting wire and the external device. Accordingly, the operational reliability of the resistive memory device may be increased.

摘要翻译： 提供了一种电阻式存储器件以及用于测试电阻式存储器件的系统和方法。 电阻式存储器件包括多个位线，其包括连接多个电阻存储器单元的至少一个虚拟位线，连接到虚拟位线的导线，位于虚拟位线和第二开关元件之间的第一开关元件 位于电阻性存储器件外的外部器件，以及位于导线和外部器件之间的第二开关元件。 因此，可以增加电阻式存储器件的操作可靠性。

公开(公告)号：US20130044538A1

公开(公告)日：2013-02-21

申请号：US13586976

申请日：2012-08-16

申请人： Hyung-Rok OH ,  Se-Chung OH

发明人： Hyung-Rok OH ,  Se-Chung OH

IPC分类号： H01L29/82 ,  G11C11/16

CPC分类号： G11C11/16 ,  G11C11/1653 ,  G11C11/1659 ,  H01L25/0657 ,  H01L25/18 ,  H01L27/0688 ,  H01L27/1052 ,  H01L27/11286 ,  H01L27/224 ,  H01L27/228 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/00

摘要： Provided is a stacked magnetic random access memory (MRAM) in which memory cell arrays having various characteristics or functions are included in memory cell layers. The stacked MRAM device includes a semiconductor substrate and at least one memory cell layers. The semiconductor substrate includes a first memory cell array. Each of the memory cell layers includes a memory cell array having a different function from the first memory cell array and is stacked on the first memory cell array. As a result, the stacked MRAM device has high density, high performance, and high reliability.

摘要翻译： 提供了一种堆叠磁性随机存取存储器（MRAM），其中具有各种特性或功能的存储单元阵列被包括在存储单元层中。 层叠MRAM器件包括半导体衬底和至少一个存储单元层。 半导体衬底包括第一存储单元阵列。 每个存储单元层包括具有与第一存储单元阵列不同的功能并且堆叠在第一存储单元阵列上的存储单元阵列。 结果，堆叠的MRAM器件具有高密度，高性能和高可靠性。

公开(公告)号：US08136017B2

公开(公告)日：2012-03-13

申请号：US12036414

申请日：2008-02-25

申请人： Hyung-rok Oh ,  Sang-beom Kang ,  Woo-yeong Cho ,  Joon-min Park

发明人： Hyung-rok Oh ,  Sang-beom Kang ,  Woo-yeong Cho ,  Joon-min Park

IPC分类号： G11C29/00

CPC分类号： G06F11/1008 ,  G11C5/02

摘要： Embodiments of the invention provide a multi-layer semiconductor memory device and a related error checking and correction (ECC) method. The multi-layer semiconductor memory device includes first and second memory cell array layers, wherein the first memory cell array layer stores first payload data. The multi-layer semiconductor memory device also includes an ECC engine selectively connected to the second memory cell array layer and configured to receive the first payload data, generate first parity data corresponding to the first payload data, and store the first parity data exclusively in the second memory cell array layer.

摘要翻译： 本发明的实施例提供一种多层半导体存储器件和相关的错误校正和校正（ECC）方法。 多层半导体存储器件包括第一和第二存储单元阵列层，其中第一存储单元阵列层存储第一有效载荷数据。 多层半导体存储器件还包括选择性地连接到第二存储单元阵列层并被配置为接收第一有效载荷数据的ECC引擎，生成与第一有效载荷数据相对应的第一奇偶校验数据，并将第一奇偶校验数据专门存储在 第二存储单元阵列层。

公开(公告)号：US20110103134A1

公开(公告)日：2011-05-05

申请号：US13004251

申请日：2011-01-11

申请人： Hyung-Rok OH ,  Sang-Beom KANG ,  Joon-Min PARK ,  Woo-Yeong CHO

发明人： Hyung-Rok OH ,  Sang-Beom KANG ,  Joon-Min PARK ,  Woo-Yeong CHO

IPC分类号： G11C11/40

CPC分类号： G11C13/0007 ,  G11C13/0069 ,  G11C2013/0071 ,  G11C2013/009 ,  G11C2213/31 ,  G11C2213/79

摘要： A method writes data to a resistance random access memory (RRAM) memory cell through first and second write paths, and includes; applying a positive source voltage to a selected source line, applying a word line drive voltage to a selected word line, and applying a voltage at least twice the level of the positive source voltage to a selected bit line via the first write path when writing data having the first state in the memory cell, and applying a ground voltage to the selected bit line via the second write path when writing data having the second state in the memory cell.

摘要翻译： 一种方法通过第一和第二写入路径将数据写入电阻随机存取存储器（RRAM）存储单元，并且包括： 对所选择的源极线施加正的源极电压，将字线驱动电压施加到所选择的字线，并且当写入数据时，通过第一写入路径将正的源极电压的电平至少两倍的电压施加到所选择的位线 在存储单元中具有第一状态，并且当在存储单元中写入具有第二状态的数据时，经由第二写入路径将接地电压施加到所选择的位线。

公开(公告)号：US07903448B2

公开(公告)日：2011-03-08

申请号：US11964142

申请日：2007-12-26

申请人： Hyung-Rok Oh ,  Sang-Beom Kang ,  Joon-Min Park ,  Woo-Yeong Cho

发明人： Hyung-Rok Oh ,  Sang-Beom Kang ,  Joon-Min Park ,  Woo-Yeong Cho

IPC分类号： G11C11/00

CPC分类号： G11C13/0007 ,  G11C13/0069 ,  G11C2013/0071 ,  G11C2013/009 ,  G11C2213/31 ,  G11C2213/79

摘要： A resistance random access memory (RRAM) having a source line shared structure and an associated data access method. The RRAM, in which a write operation of writing data of first state and second state to a selected memory cell is performed through first and second write paths having mutually opposite directions, includes word lines, bit lines, a memory cell array and a plurality of source lines. The memory cell array includes a plurality of memory cells each constructed of an access transistor coupled to a resistive memory device. The memory cells are disposed in a matrix of rows and columns and located at each intersection of a word line and a bit line. Each of the plurality of source lines is disposed between a pair of word lines and in the same direction as the word lines. A positive voltage is applied to a source line in a memory cell write operation. Through the source line shared structure, occupied chip area is reduced and, in a write operating mode, a bit line potential can be determined within a positive voltage level range.

摘要翻译： 具有源线共享结构的电阻随机存取存储器（RRAM）和相关联的数据存取方法。 其中通过具有相互相反方向的第一和第二写入路径来执行将第一状态和第二状态的数据写入所选存储单元的写入操作，包括字线，位线，存储单元阵列和多个 源线。 存储单元阵列包括多个存储单元，每个存储单元由耦合到电阻存储器件的存取晶体管构成。 存储单元被布置成行和列的矩阵并且位于字线和位线的每个交叉点处。 多个源极线中的每一个被设置在一对字线之间并且在与字线相同的方向上。 在存储单元写入操作中，将正电压施加到源极线。 通过源极线共享结构，占用的芯片面积减小，并且在写入操作模式中，可以在正电压电平范围内确定位线电位。

公开(公告)号：US07808815B2

公开(公告)日：2010-10-05

申请号：US11865491

申请日：2007-10-01

申请人： Yu-hwan Ro ,  Byung-gil Choi ,  Woo-yeong Cho ,  Hyung-rok Oh

发明人： Yu-hwan Ro ,  Byung-gil Choi ,  Woo-yeong Cho ,  Hyung-rok Oh

IPC分类号： G11C11/00

CPC分类号： G11C5/063 ,  G11C13/00 ,  G11C13/0004 ,  G11C2213/72 ,  H01L27/24 ,  Y10S977/754

摘要： A variable resistance memory device includes a substrate, a plurality of active lines formed on the substrate, are uniformly separated, and extend in a first direction, a plurality of switching devices formed on the active lines and are separated from one another, a plurality of variable resistance devices respectively formed on and connected to the switching devices, a plurality of local bit lines formed on the variable resistance devices, are uniformly separated, extend in a second direction, and are connected to the variable resistance devices, a plurality of local word lines formed on the local bit lines, are uniformly separated, and extend in the first direction, a plurality of global bit lines formed on the local word lines, are uniformly separated, and extend in the second direction, and a plurality of global word lines formed on the global bit lines, are uniformly separated, and extend in the first direction.

摘要翻译： 一种可变电阻存储器件，包括衬底，形成在衬底上的多个有源线，被均匀地分离并沿着第一方向延伸，多个开关器件形成在有源线上并彼此分离，多个 分别形成在开关装置上并连接到开关装置的可变电阻装置，形成在可变电阻装置上的多个局部位线被均匀分离，在第二方向上延伸，并且连接到可变电阻装置，多个局部字 形成在局部位线上的线被均匀地分离，并且在第一方向上延伸，形成在局部字线上的多个全局位线被均匀分离，并且在第二方向上延伸，并且多个全局字线 形成在全局位线上，均匀分离，并沿第一方向延伸。

公开(公告)号：US20100220522A1

公开(公告)日：2010-09-02

申请号：US12777298

申请日：2010-05-11

申请人： Hyung-rok Oh ,  Mu-hui Park ,  Du-eung Kim

发明人： Hyung-rok Oh ,  Mu-hui Park ,  Du-eung Kim

IPC分类号： G11C11/00 ,  G11C8/08

CPC分类号： G11C13/0004 ,  G11C11/5678 ,  G11C13/004

摘要： A phase change random access memory is provided which includes a memory array including a plurality of phase change memory cells, and wordlines respectively connected to the phase change memory cells, where, in a read operation, a voltage of a wordline connected to a selected phase change memory cell is transitioned between at least two voltage stages having different voltage levels.

摘要翻译： 提供了一种相变随机存取存储器，其包括包括多个相变存储器单元的存储器阵列和分别连接到相变存储单元的字线，其中在读操作中连接到所选相位的字线的电压 改变存储单元在具有不同电压电平的至少两个电压级之间转变。

公开(公告)号：US07751232B2

公开(公告)日：2010-07-06

申请号：US11953146

申请日：2007-12-10

申请人： Chang-Soo Lee ,  Hyung-Rok Oh ,  Beak-Hyung Cho ,  Kwang-Jin Lee

发明人： Chang-Soo Lee ,  Hyung-Rok Oh ,  Beak-Hyung Cho ,  Kwang-Jin Lee

IPC分类号： G11C11/00

CPC分类号： G11C29/08 ,  G11C13/0004

摘要： A method of testing PRAM devices is disclosed. The method simultaneously writes input data to a plurality of memory banks by writing set data to a first group of memory banks and writing reset data to a second group of memory banks, performs a write operation test by comparing data read from the plurality of memory banks with corresponding input data, and determines a fail cell in relation to the test results.

摘要翻译： 公开了一种测试PRAM设备的方法。 该方法通过将设置数据写入第一组存储体并将复位数据写入第二组存储体，同时将输入数据写入多个存储体，通过比较从多个存储体读取的数据执行写操作测试 与相应的输入数据相关，并确定与测试结果相关的故障单元。

公开(公告)号：US07688621B2

公开(公告)日：2010-03-30

申请号：US11949299

申请日：2007-12-03

申请人： Beak-hyung Cho ,  Woo-yeong Cho ,  Hyung-rok Oh

发明人： Beak-hyung Cho ,  Woo-yeong Cho ,  Hyung-rok Oh

IPC分类号： G11C11/00

CPC分类号： G11C7/1078 ,  G11C7/1096 ,  G11C13/0004 ,  G11C13/0069 ,  G11C2013/0078 ,  G11C2213/79

摘要： An apparatus, a nonvolatile memory device and a nonvolatile memory system include an array of nonvolatile variable resistive memory (VRM) cells and a writing driver circuit having a pulse selection circuit, a current control circuit, and a current drive circuit. The current control circuit receives a bias voltage, outputs a control signal at a second level during an enable duration of the reset pulse when the data is at a first level, and outputs a control signal at a first level during an enable duration of the set pulse when the data is at a second level. The current drive circuit outputs writing current to the phase-change memory array during the enable duration of the reset pulse or the set pulse. The writing driver circuit can select the reset pulse or the set pulse according to the logic level of the data, and control the level of current applied to the phase-change memory array according to the reset pulse or the set pulse.

摘要翻译： 一种装置，非易失性存储装置和非易失性存储器系统包括易失性可变电阻存储器（VRM）单元阵列和具有脉冲选择电路，电流控制电路和电流驱动电路的写入驱动器电路。 电流控制电路接收偏置电压，当数据处于第一电平时，在复位脉冲的使能持续时间期间以第二电平输出控制信号，并且在该组的使能持续时间期间输出处于第一电平的控制信号 数据处于第二级时的脉冲。 当前驱动电路在复位脉冲或设定脉冲的使能期间内向相变存储器阵列输出写入电流。 写入驱动器电路可以根据数据的逻辑电平选择复位脉冲或设置脉冲，并根据复位脉冲或设定脉冲控制施加到相变存储器阵列的电流电平。