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    Phase change random access memory device
    4.
    发明授权
    Phase change random access memory device 有权
    相变随机存取存储器件

    公开(公告)号：US07986551B2

    公开(公告)日：2011-07-26

    申请号：US12690999

    申请日：2010-01-21

    申请人： Mu-hui Park ,  Beak-hyung Cho ,  Hyung-rok Oh

    发明人： Mu-hui Park ,  Beak-hyung Cho ,  Hyung-rok Oh

    IPC分类号： G11C11/00

    CPC分类号： G11C13/0064 ,  G11C13/0004 ,  G11C13/0038 ,  G11C13/0069 ,  G11C2013/0078 ,  G11C2013/0092

    摘要： In a phase-change random access memory (PRAM) device, a write operation is performed by applying a set pulse to failed PRAM cells. The set pulse comprises a plurality of stages sequentially decreasing from a first current magnitude to a second current magnitude. The first current magnitude or the second current magnitude varies from one write loop to another.

    摘要翻译： 在相变随机存取存储器（PRAM）装置中，通过将设置的脉冲施加到失败的PRAM单元来执行写入操作。 设置脉冲包括从第一电流幅度顺序地减小到第二电流幅度的多个级。 第一电流幅度或第二电流幅度从一个写入环路变化到另一个写入环路。

    Methods of Driving Nonvolatile Memory Devices that Utilize Read/Write Merge Circuits
    5.
    发明申请
    Methods of Driving Nonvolatile Memory Devices that Utilize Read/Write Merge Circuits 审中-公开
    驱动使用读/写合并电路的非易失性存储器件的方法

    公开(公告)号：US20110170332A1

    公开(公告)日：2011-07-14

    申请号：US13011188

    申请日：2011-01-21

    申请人： Hyung-rok Oh ,  Sang-beom Kang ,  Woo-yeong Cho ,  Joon-min Park

    发明人： Hyung-rok Oh ,  Sang-beom Kang ,  Woo-yeong Cho ,  Joon-min Park

    IPC分类号： G11C11/00 ,  G11C7/00

    CPC分类号： G11C7/12 ,  G11C5/145 ,  G11C8/18 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/0026 ,  G11C13/003 ,  G11C2213/31 ,  G11C2213/72 ,  G11C2213/74 ,  G11C2213/76 ,  G11C2213/79

    摘要： An integrated circuit memory device includes an array of nonvolatile memory cells (e.g., variable resistance cells) having a first plurality of lines electrically coupled to memory cells therein. A read/write control circuit is provided. The read/write control circuit includes a read/write merge circuit and a column selection circuit. The read/write control circuit, which is configured to drive a selected one of the first plurality of lines with unequal write and read voltages during respective write and read operations, includes a compensating unit. This compensating unit is configured to provide a read compensation current to the selected one of the first plurality of lines circuit during the read operation.

    摘要翻译： 集成电路存储器件包括具有电耦合到其中的存储器单元的第一多个线的非易失性存储器单元阵列（例如，可变电阻单元）。 提供读/写控制电路。 读/写控制电路包括读/写合并电路和列选择电路。 被配置为在相应的写入和读取操作期间以不相等的写入和读取电压驱动所述第一多个线路中的所选择的一个线路的所述读取/写入控制电路包括补偿单元。 该补偿单元被配置为在读取操作期间向第一多个线路电路中的所选择的一个电路提供读取补偿电流。

    Nonvolatile memory devices that utilize read/write merge circuits
    6.
    发明授权
    Nonvolatile memory devices that utilize read/write merge circuits 失效
    使用读/写合并电路的非易失性存储器件

    公开(公告)号：US07894236B2

    公开(公告)日：2011-02-22

    申请号：US11945443

    申请日：2007-11-27

    申请人： Hyung-rok Oh ,  Woo-yeong Cho ,  Sang-beom Kang ,  Joon-min Park

    发明人： Hyung-rok Oh ,  Woo-yeong Cho ,  Sang-beom Kang ,  Joon-min Park

    IPC分类号： G11C7/00 ,  G11C7/12

    CPC分类号： G11C7/12 ,  G11C5/145 ,  G11C8/18 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/0026 ,  G11C13/003 ,  G11C2213/31 ,  G11C2213/72 ,  G11C2213/74 ,  G11C2213/76 ,  G11C2213/79

    摘要： An integrated circuit memory device includes an array of nonvolatile memory cells (e.g., variable resistance cells) having a first plurality of lines electrically coupled to memory cells therein. A read/write control circuit is provided. The read/write control circuit includes a read/write merge circuit and a column selection circuit. The read/write control circuit, which is configured to drive a selected one of the first plurality of lines with unequal write and read voltages during respective write and read operations, includes a compensating unit. This compensating unit is configured to provide a read compensation current to the selected one of the first plurality of lines circuit during the read operation.

    摘要翻译： 集成电路存储器件包括具有电耦合到其中的存储器单元的第一多个线的非易失性存储器单元阵列（例如，可变电阻单元）。 提供读/写控制电路。 读/写控制电路包括读/写合并电路和列选择电路。 被配置为在相应的写入和读取操作期间以不相等的写入和读取电压驱动所述第一多个线路中的所选择的一个线路的所述读取/写入控制电路包括补偿单元。 该补偿单元被配置为在读取操作期间向第一多个线路电路中的所选择的一个电路提供读取补偿电流。

    Memory cell array biasing method and a semiconductor memory device
    7.
    发明授权
    Memory cell array biasing method and a semiconductor memory device 有权
    存储单元阵列偏置方法和半导体存储器件

    公开(公告)号：US07710767B2

    公开(公告)日：2010-05-04

    申请号：US11969326

    申请日：2008-01-04

    申请人： Beak-Hyung Cho ,  Do-Eung Kim ,  Choong-Keun Kwak ,  Sang-Beom Kang ,  Woo-Yeong Cho ,  Hyung-Rok Oh

    发明人： Beak-Hyung Cho ,  Do-Eung Kim ,  Choong-Keun Kwak ,  Sang-Beom Kang ,  Woo-Yeong Cho ,  Hyung-Rok Oh

    IPC分类号： G11C11/00

    CPC分类号： G11C13/004 ,  G11C13/0004 ,  G11C13/0069 ,  G11C2013/009 ,  G11C2213/72

    摘要： A method of biasing a memory cell array during a data writing operation and a semiconductor memory device, in which the semiconductor memory device includes: a memory cell array including a plurality of memory cells in which a first terminal of a memory cell is connected to a corresponding first line among a plurality of first lines and a second terminal of a memory cell is connected to a corresponding second line among a plurality of second lines; and a bias circuit for biasing a selected second line to a first voltage and non-selected second lines to a second voltage.

    摘要翻译： 一种在数据写入操作期间偏置存储单元阵列的方法和半导体存储器件，其中半导体存储器件包括：存储单元阵列，其包括多个存储单元，其中存储单元的第一端子连接到 多个第一行中的对应的第一行和存储单元的第二端连接到多条第二行中的对应的第二行; 以及用于将所选择的第二线偏压到第一电压和未选择的第二线到第二电压的偏置电路。

    Non-volatile memory including sub cell array and method of writing data thereto
    8.
    发明授权
    Non-volatile memory including sub cell array and method of writing data thereto 有权
    包括子单元阵列的非易失性存储器和向其写入数据的方法

    公开(公告)号：US07701747B2

    公开(公告)日：2010-04-20

    申请号：US11958432

    申请日：2007-12-18

    申请人： Joon-min Park ,  Sang-beom Kang ,  Woo-yeong Cho ,  Hyung-rok Oh

    发明人： Joon-min Park ,  Sang-beom Kang ,  Woo-yeong Cho ,  Hyung-rok Oh

    IPC分类号： G11C7/00

    CPC分类号： G11C13/00 ,  G11C13/0069 ,  G11C2013/0088 ,  G11C2013/009

    摘要： A non-volatile memory device, in which data values are determined by polarities at cell terminals, includes a memory cell array. The memory cell array is divided into multiple sub cell arrays, each sub cell array including at least one input/output line and an X-decoder/driver. First input/output lines included in different sub cell arrays may be simultaneously activated and bias voltages may be applied to the activated first input/output lines in accordance with the data values. The non-volatile memory device may be a bi-directional resistive random access memory (RRAM).

    摘要翻译： 其中数据值由单元终端的极性确定的非易失性存储器件包括存储单元阵列。 存储单元阵列被分成多个子单元阵列，每个子单元阵列包括至少一个输入/输出线和X解码器/驱动器。 可以同时激活包括在不同子单元阵列中的第一输入/输出线，并且可以根据数据值将偏置电压施加到激活的第一输入/输出线。 非易失性存储器件可以是双向电阻随机存取存储器（RRAM）。

    Memory system including a resistance variable memory device
    9.
    发明授权
    Memory system including a resistance variable memory device 有权
    存储器系统包括电阻变量存储器件

    公开(公告)号：US07668007B2

    公开(公告)日：2010-02-23

    申请号：US12124523

    申请日：2008-05-21

    申请人： Byung-Gil Choi ,  Woo-Yeong Cho ,  Du-Eung Kim ,  Hyung-Rok Oh ,  Beak-Hyung Cho ,  Yu-Hwan Ro

    发明人： Byung-Gil Choi ,  Woo-Yeong Cho ,  Du-Eung Kim ,  Hyung-Rok Oh ,  Beak-Hyung Cho ,  Yu-Hwan Ro

    IPC分类号： G11C11/00

    CPC分类号： G11C8/10 ,  G11C13/0004 ,  G11C13/004 ,  G11C2013/0054 ,  G11C2213/72

    摘要： A memory system includes a resistance variable memory device, and a memory controller for controlling the resistance variable memory device. The resistance variable memory device includes a memory cell connected to a bitline, a high voltage circuit adapted to generate a high voltage from an externally provided power source voltage, where the high voltage is higher than the power source voltage, a precharging circuit adapted to charge the bitline to the power source voltage and further charge the bitline to the high voltage, a bias circuit adapted to provide a read current to the bitline with using the high voltage, and a sense amplifier adapted to detect a voltage level of the bitline with using the high voltage.

    摘要翻译： 存储器系统包括电阻可变存储器件和用于控制电阻变化存储器件的存储器控​​制器。 电阻可变存储器件包括连接到位线的存储单元，适于从外部提供的电源电压产生高电压的高压电路，其中高电压高于电源电压，预充电电路适于充电 位线到电源电压并进一步将位线充电到高电压，偏置电路适于使用高电压向位线提供读取电流;以及读出放大器，其适于使用来检测位线的电压电平 高电压。

    Phase change memory device and associated wordline driving circuit
    10.
    发明授权
    Phase change memory device and associated wordline driving circuit 失效
    相变存储器件和相关的字线驱动电路

    公开(公告)号：US07548446B2

    公开(公告)日：2009-06-16

    申请号：US11319604

    申请日：2005-12-29

    申请人： Hye-jin Kim ,  Du-eung Kim ,  Beak-hyung Cho ,  Hyung-rok Oh

    发明人： Hye-jin Kim ,  Du-eung Kim ,  Beak-hyung Cho ,  Hyung-rok Oh

    IPC分类号： G11C11/00

    CPC分类号： G11C13/0004 ,  G11C8/08 ,  G11C13/0028

    摘要： A semiconductor memory device includes a plurality of wordline driving circuits adapted to control the voltage level of a sub-wordline in response to a logic state of a global wordline and an address signal. The wordline driving circuit comprises first and second transistors configured to maintain the sub-wordline at a first voltage level when the global wordline and the address signal have a first logic state and at a second voltage level when the global wordline or the address signal have a second logic state.

    摘要翻译： 半导体存储器件包括多个字线驱动电路，其适于响应于全局字线和地址信号的逻辑状态来控制子字线的电压电平。 字线驱动电路包括第一和第二晶体管，其被配置为当全局字线和地址信号具有第一逻辑状态并且当全局字线或地址信号具有第一电压电平时，将子字线保持在第一电压电平 第二逻辑状态。