公开(公告)号：US06777340B1

公开(公告)日：2004-08-17

申请号：US09949505

申请日：2001-09-10

申请人： Hsien-Kuang Chiu ,  Fang-Chang Chen ,  Hun-Jan Tao ,  Yuan-Hung Chiu ,  Jeng-Horng Chen

发明人： Hsien-Kuang Chiu ,  Fang-Chang Chen ,  Hun-Jan Tao ,  Yuan-Hung Chiu ,  Jeng-Horng Chen

IPC分类号： H01L21302

CPC分类号： H01L21/3081 ,  H01L21/32139

摘要： A new method is provided for the etch of ultra-small patterns in a silicon based surface. Under the first embodiment, a hardmask layer over a substrate and a layer of ARC over the hardmask layer are successively patterned. The patterned layer of ARC is removed, the remaining patterned hardmask layer is used as a mask for etching the substrate. Under the second embodiment, a first hardmask layer over a substrate, a second hardmask layer over the first hardmask layer and a layer of ARC over the second hardmask layer are successively patterned. The patterned layer of ARC and the second hardmask layer are removed, the remaining first patterned hardmask layer is used as a mask for etching the substrate.

摘要翻译： 提供了一种用于在硅基表面中蚀刻超小图案的新方法。 在第一实施例中，在衬底上的硬掩模层和硬掩模层上的ARC层被连续地图案化。 去除图案化的ARC层，剩余的图案化硬掩模层用作蚀刻衬底的掩模。 在第二实施例中，基板上的第一硬掩模层，第一硬掩模层上的第二硬掩模层和第二硬掩模层上的ARC层被连续地图案化。 去除ARC和第二硬掩模层的图案层，剩余的第一图案化硬掩模层用作蚀刻衬底的掩模。

公开(公告)号：US06524938B1

公开(公告)日：2003-02-25

申请号：US10075842

申请日：2002-02-13

申请人： Hun-Jan Tao ,  Yuan-Hung Chiu

发明人： Hun-Jan Tao ,  Yuan-Hung Chiu

IPC分类号： H01L213205

CPC分类号： H01L29/6656 ,  H01L21/28247 ,  H01L21/31116 ,  H01L29/4983

摘要： A new process is provided for the creation of an improved gate spacer profile. A layer of hardmask material is patterned over the surface of a layer of gate material. The layer of gate material is etch in accordance with the patterned layer of hardmask material, reducing the thickness of the patterned layer of hardmask material. A liner oxide is formed, a film of gate spacer material is deposited over the liner material. The layer of spacer material is etched, forming gate spacers and at the same time the remaining layer of hardmask material.

摘要翻译： 提供了一种新的工艺来创建改进的浇口间隔件。 在栅极材料层的表面上形成一层硬掩模材料。 栅极材料层根据硬掩模材料的图案化层进行蚀刻，从而减小硬掩模材料图案化层的厚度。 形成衬垫氧化物，栅衬垫材料的膜沉积在衬垫材料上。 蚀刻隔离层材料层，形成栅极间隔物，同时形成剩余的硬掩模材料层。

公开(公告)号：US06503848B1

公开(公告)日：2003-01-07

申请号：US09989804

申请日：2001-11-20

申请人： Bor-Wen Chan ,  Yuan-Hung Chiu ,  Huan-Just Lin ,  Hun-Jan Tao

发明人： Bor-Wen Chan ,  Yuan-Hung Chiu ,  Huan-Just Lin ,  Hun-Jan Tao

IPC分类号： H01L21469

CPC分类号： H01L21/32115 ,  H01L21/31055 ,  H01L21/3127 ,  H01L21/32137

摘要： A method is disclosed for smoothing the top surface of a layer of polysilicon which, as deposited, has a rough top surface due to the formation of polysilicon grains. A polymer, such as CxFyBrz, is deposited using chemical vapor deposition. The polymer layer has a thickness large enough so that the top surface of the polymer is at least a critical distance above the peaks of the grains on the top surface of the layer of polysilicon. The layer of polymer and part of the layer of polysilicon are then etched away using an etch back method which etches the polymer and polysilicon at the same etch rate. This results in a layer of polysilicon having a smooth top surface and the same thickness over the entire layer of polysilicon.

摘要翻译： 公开了一种用于平滑多晶硅层的顶表面的方法，由于多晶硅颗粒的形成，沉积的多晶硅层具有粗糙的顶表面。 使用化学气相沉积法沉积聚合物，如CxFyBrz。 聚合物层的厚度足够大，使得聚合物的顶表面至少在多晶硅层顶表面上的晶粒峰值之上的临界距离。 然后使用以相同蚀刻速率蚀刻聚合物和多晶硅的回蚀法蚀刻掉聚合物层和多晶硅层的一部分。 这导致一层多晶硅在整个多晶硅层上具有平滑的顶表面和相同的厚度。

公开(公告)号：US06407002B1

公开(公告)日：2002-06-18

申请号：US09636583

申请日：2000-08-10

申请人： Li-Te Lin ,  Yuan-Hung Chiu ,  Ming-Huan Tsai ,  Hun-Jan Tao

发明人： Li-Te Lin ,  Yuan-Hung Chiu ,  Ming-Huan Tsai ,  Hun-Jan Tao

IPC分类号： H01L21302

CPC分类号： H01L21/31144 ,  H01L21/31138 ,  H01L21/76804 ,  H01L21/76829 ,  H01L21/76877

摘要： A method is provided for improving the tungsten, W-filling of hole openings in semiconductor substrates. This is accomplished by forming an opening—which can be used either as a contact or via hole—with a faceted entrance along with tapered side-walls. This combination of faceted entrance and tapered side-walls improves substantially the tungsten W-filling of contact/via holes in substrates without the formation of key-holes, thereby resulting in metal plugs of high electrical integrity and high reliability.

摘要翻译： 提供了一种提高半导体衬底中的开孔的钨，W填充的方法。 这可以通过形成开口来实现，该开口可以作为接触或通孔使用，与开口的入口以及锥形侧壁一起使用。 面形入口和锥形侧壁的这种组合基本上改善了衬底中的接触/通孔的钨W填充，而没有形成键孔，从而导致高电气完整性和高可靠性的金属插头。

公开(公告)号：US5694207A

公开(公告)日：1997-12-02

申请号：US762076

申请日：1996-12-09

申请人： Shu Chi Hung ,  Hun-Jan Tao

发明人： Shu Chi Hung ,  Hun-Jan Tao

IPC分类号： G01N21/73 ,  H01L21/3065 ,  G01N21/62

CPC分类号： H01L21/3065 ,  G01N21/73

摘要： The etch rate in a plasma etching system has been monitored in-situ by using optical emission spectroscopy to measure the intensities of two or more peaks in the radiation spectrum and then using the ratio of two such peaks as a direct measure of etch rate. Examples of such peaks occur at 338.5 and 443.7 nm and at 440.6 and 437.6 nm for the fluoride/SOG system. Alternately, the intensities of at least four such peaks may be measured and the product of two ratios may be used. Examples of peaks used in this manner occurred at 440.5, 497.2 and 502.3 nm, also for the fluoride/SOG system. The method is believed to be general and not limited to fluoride/SOG.

摘要翻译： 已经通过使用光发射光谱法原位监测等离子体蚀刻系统中的蚀刻速率，以测量辐射光谱中两个或更多个峰的强度，然后使用两个这样的峰的比例作为蚀刻速率的直接测量。 对于氟化物/ SOG体系，这些峰的实例在338.5和443.7nm以及440.6和437.6nm处发生。 或者，可以测量至少四个这样的峰的强度，并且可以使用两个比率的乘积。 以这种方式使用的峰的实例发生在440.5,497.2和502.3nm，也用于氟化物/ SOG体系。 该方法被认为是通用的，不限于氟化物/ SOG。

公开(公告)号：US08372755B2

公开(公告)日：2013-02-12

申请号：US12686866

申请日：2010-01-13

申请人： Shiang-Bau Wang ,  Hun-Jan Tao

发明人： Shiang-Bau Wang ,  Hun-Jan Tao

IPC分类号： H01L21/302 ,  H01L29/66

CPC分类号： H01L21/823807 ,  H01L21/823814 ,  H01L21/823828 ,  H01L21/823864 ,  H01L29/165 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/7848

摘要： A method for fabricating a semiconductor device is disclosed. In an embodiment, the method may include providing a semiconductor substrate; forming gate material layers over the semiconductor substrate; forming a multi-layer hard mask layer over the gate material layers, wherein the multi-layer hard mask layer includes a plurality of film stacks, each film stack having a silicon oxide layer and a carbon-containing material layer, each film stack having a thickness equal to or less than about 10 angstrom; patterning the multi-layer hard mask layer, forming an opening of the multi-hard mask layer; etching the gate material layers within the opening of the multi-layer hard mask layer, forming a gate structure; performing a tilt-angle ion implantation process to the semiconductor substrate, wherein a first remaining thickness of the multi-layer hard mask layer is less than a first thickness; and thereafter performing an epitaxy growth to the semiconductor substrate, wherein a second remaining thickness of the multi-layer hard mask layer is greater than a second thickness.

摘要翻译： 公开了一种制造半导体器件的方法。 在一个实施例中，该方法可以包括提供半导体衬底; 在所述半导体衬底上形成栅极材料层; 在所述栅极材料层上形成多层硬掩模层，其中所述多层硬掩模层包括多个膜堆叠，每个膜堆叠具有氧化硅层和含碳材料层，每个膜堆叠具有 厚度等于或小于约10埃; 图案化多层硬掩模层，形成多硬掩模层的开口; 蚀刻多层硬掩模层的开口内的栅极材料层，形成栅极结构; 对所述半导体衬底进行倾斜角度离子注入工艺，其中所述多层硬掩模层的第一剩余厚度小于第一厚度; 然后对所述半导体衬底进行外延生长，其中所述多层硬掩模层的第二剩余厚度大于第二厚度。

公开(公告)号：US07875547B2

公开(公告)日：2011-01-25

申请号：US11035325

申请日：2005-01-12

申请人： Ju-Wang Hsu ,  Jyu-Horng Shieh ,  Yi-Nien Su ,  Peng-Fu Hsu ,  Hun-Jan Tao

发明人： Ju-Wang Hsu ,  Jyu-Horng Shieh ,  Yi-Nien Su ,  Peng-Fu Hsu ,  Hun-Jan Tao

IPC分类号： H01L21/4763

CPC分类号： H01L21/76802 ,  H01L21/76835

摘要： Methods and structures for forming a contact hole structure are disclosed. These methods first form a substantially silicon-free material layer over a substrate. A material layer is formed over the substantially silicon-free material layer. A contact hole is formed within the substantially silicon-free material layer and the material layer without substantially damaging the substrate. In addition, a conductive layer is formed in the contact hole so as to form a contact structure.

摘要翻译： 公开了形成接触孔结构的方法和结构。 这些方法首先在衬底上形成基本上无硅的材料层。 在基本无硅材料层上形成材料层。 在基本无硅的材料层和材料层内形成接触孔，而基本上不损坏衬底。 此外，在接触孔中形成导电层以形成接触结构。

公开(公告)号：US07629275B2

公开(公告)日：2009-12-08

申请号：US11698239

申请日：2007-01-25

申请人： Jennifer Chen ,  Chi-Chun Chen ,  Hun-Jan Tao

发明人： Jennifer Chen ,  Chi-Chun Chen ,  Hun-Jan Tao

IPC分类号： H01L21/00

CPC分类号： H01L21/324 ,  H01L21/26513 ,  H01L21/2686 ,  H01L29/6659

摘要： A method of forming an integrated circuit is provided. The method includes performing a multiple-time flash anneal process to a wafer, wherein the multiple-time flash anneal process comprises preheating the wafer to a first preheat temperature; performing a first flash on the wafer with a first flash energy; preheating the wafer to a second preheat temperature; and performing a second flash on the wafer with a second flash energy.

摘要翻译： 提供一种形成集成电路的方法。 该方法包括对晶片执行多次闪光退火处理，其中多次闪光退火工艺包括将晶片预热至第一预热温度; 以第一闪光能量在晶片上进行第一次闪光; 将晶片预热至第二预热温度; 以及以第二闪光能量在所述晶片上执行第二次闪光。

公开(公告)号：US07531399B2

公开(公告)日：2009-05-12

申请号：US11532308

申请日：2006-09-15

申请人： Fong-Yu Yen ,  Cheng-Lung Hung ,  Peng-Fu Hsu ,  Vencent S. Chang ,  Yong-Tian Hou ,  Jin Ying ,  Hun-Jan Tao

发明人： Fong-Yu Yen ,  Cheng-Lung Hung ,  Peng-Fu Hsu ,  Vencent S. Chang ,  Yong-Tian Hou ,  Jin Ying ,  Hun-Jan Tao

IPC分类号： H01L21/8238

CPC分类号： H01L29/513 ,  H01L21/28088 ,  H01L21/28185 ,  H01L21/28194 ,  H01L29/4966 ,  H01L29/518

摘要： A semiconductor device is disclosed that includes: a substrate; a first high-k dielectric layer; a second high-k dielectric layer formed of a different high-k material; and a metal gate. In another form, a method of forming a semiconductor device is disclosed that includes: providing a substrate; forming a first high-k dielectric layer above the substrate; forming a second dielectric layer of a different high-k material above the first dielectric layer; and forming a gate structure above the second dielectric layer. In yet another form, a method of forming a semiconductor device is disclosed that includes: providing a substrate; forming an interfacial layer above the substrate; forming a first high-k dielectric layer above the interfacial layer; performing a nitridation technique; performing an anneal; forming a second high-k dielectric layer of a different high-k material above the first dielectric layer; and forming a metal gate structure above the second dielectric layer.

摘要翻译： 公开了一种半导体器件，包括：衬底; 第一高k电介质层; 由不同的高k材料形成的第二高k电介质层; 和金属门。 在另一种形式中，公开了一种形成半导体器件的方法，包括：提供衬底; 在所述衬底上形成第一高k电介质层; 在所述第一介电层上形成不同高k材料的第二电介质层; 以及在所述第二电介质层上形成栅极结构。 在另一种形式中，公开了一种形成半导体器件的方法，其包括：提供衬底; 在基底上形成界面层; 在界面层上形成第一高k电介质层; 进行氮化技术; 进行退火; 在所述第一介电层上形成不同高k材料的第二高k电介质层; 以及在所述第二电介质层上方形成金属栅极结构。

公开(公告)号：US20080308899A1

公开(公告)日：2008-12-18

申请号：US11763566

申请日：2007-06-15

申请人： Yu-Lien Huang ,  Yi-Chen Huang ,  Jim Cy Huang ,  Weng Chang ,  Hun-Jan Tao

发明人： Yu-Lien Huang ,  Yi-Chen Huang ,  Jim Cy Huang ,  Weng Chang ,  Hun-Jan Tao

IPC分类号： H01L29/06 ,  H01L29/00

CPC分类号： H01L21/823425 ,  H01L21/823468 ,  Y10S438/981

摘要： Provided is a semiconductor device including a substrate. A gate formed on the substrate. The gate includes a sidewall. A spacer formed on the substrate and adjacent the sidewall of the gate. The spacer has a substantially triangular geometry. A contact etch stop layer (CESL) is formed on the first gate and the first spacer. The thickness of the CESL to the width of the first spacer is between approximately 0.625 and 16.

摘要翻译： 提供了包括基板的半导体器件。 形成在基板上的栅极。 门包括侧壁。 在衬底上形成并且邻近门的侧壁的间隔物。 间隔件具有基本上三角形的几何形状。 在第一栅极和第一间隔物上形成接触蚀刻停止层（CESL）。 CESL的厚度与第一间隔件的宽度在大约0.625和16之间。