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    Low latency buffer control system and method
    83.
    发明授权
    Low latency buffer control system and method 有权
    低延迟缓冲控制系统和方法

    公开(公告)号：US06842831B2

    公开(公告)日：2005-01-11

    申请号：US10133908

    申请日：2002-04-25

    申请人： Jeffrey R. Wilcox ,  Opher D. Kahn ,  Alon Naveh

    发明人： Jeffrey R. Wilcox ,  Opher D. Kahn ,  Alon Naveh

    IPC分类号： G06F12/00 ,  G06F13/16

    CPC分类号： G06F13/1615 ,  Y02D10/14

    摘要： A memory controller (MC) includes a buffer control circuit (BCC) to enable/disable buffer coupled to a terminated bus. The BCC can detect transactions and speculatively enable the buffers before the transaction is completely decoded. If the transaction is targeted for the terminated bus, the buffers will be ready to drive signals onto the terminated bus by the time the transaction is ready to be performed, thereby eliminating the “enable buffer” delay incurred in some conventional MCs. If the transaction is not targeted for the terminated bus, the BCC disables the buffers to save power. In MCs that queue transactions, the BCC can snoop the queue to find transactions targeted for the terminated bus and begin enabling the buffers before these particular transactions are fully decoded.

    摘要翻译： 存储器控制器（MC）包括缓冲器控制电路（BCC），用于启用/禁用耦合到终端总线的缓冲器。 BCC可以在交易完全解码之前检测事务并推测启用缓冲区。 如果交易针对终端总线，缓冲区将准备好在交易准备执行之前将信号驱动到终端总线上，从而消除了一些传统MC中引起的“启用缓冲”延迟。 如果交易没有针对终端总线，则BCC禁用缓冲区以节省电力。 在队列事务的MC中，BCC可以窥探队列以查找针对终止总线的事务，并在这些特定事务完全解码之前开始启用缓冲区。

    Dynamic memory sizing for power reduction
    88.
    发明申请
    Dynamic memory sizing for power reduction 审中-公开
    动态内存大小降低功耗

    公开(公告)号：US20070043965A1

    公开(公告)日：2007-02-22

    申请号：US11208935

    申请日：2005-08-22

    申请人： Julius Mandelblat ,  Moty Mehalel ,  Avi Mendelson ,  Alon Naveh

    发明人： Julius Mandelblat ,  Moty Mehalel ,  Avi Mendelson ,  Alon Naveh

    IPC分类号： G06F1/26

    CPC分类号： G06F1/3275 ,  G06F1/3225 ,  G06F12/0864 ,  G06F2212/1028 ,  G06F2212/601 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D50/20

    摘要： Systems and methods of dynamic memory for power reduction are described with respect to a memory with a coupled sleep device. In one embodiment, the operating requirements can reflect amount of memory required to perform commensurate operations. Memory power management logic is used to coordinate memory requirements with operating requirements. The sleep device is able to enable or disable the memory based on the requirements to reduce power consumption.

    摘要翻译： 关于具有耦合的睡眠设备的存储器描述用于功率降低的动态存储器的系统和方法。 在一个实施例中，操作要求可以反映执行相应操作所需的内存量。 内存电源管理逻辑用于根据操作要求来协调内存需求。 睡眠设备能够基于要求来启用或禁用内存，以降低功耗。

    Method and apparatus for software selection of protected register settings
    90.
    发明授权
    Method and apparatus for software selection of protected register settings 有权
    用于软件选择受保护寄存器设置的方法和装置

    公开(公告)号：US06904504B2

    公开(公告)日：2005-06-07

    申请号：US09991128

    申请日：2001-11-14

    申请人： Opher D. Kahn ,  Alon Naveh

    发明人： Opher D. Kahn ,  Alon Naveh

    IPC分类号： G06F9/30 ,  G06F12/00 ,  G08F12/00

    CPC分类号： G06F9/30141 ,  G06F9/30101

    摘要： A circuit includes a switch unit, an non-protected register and a set of protected control registers. The set of protected control registers stores safe data for use by another unit of the circuit. The switch unit outputs the data stored by one of the set of protected control registers as a function of the data stored by the non-protected register. The data in the non-protected register can be changed by software in response to user input, operational mode or other condition or conditions.

    摘要翻译： 电路包括开关单元，非保护寄存器和一组受保护的控制寄存器。 该组受保护的控制寄存器存储安全数据供电路的另一个单元使用。 开关单元根据由非保护寄存器存储的数据输出由一组受保护的控制寄存器存储的数据。 无保护寄存器中的数据可以由软件根据用户输入，操作模式或其他条件或条件进行更改。