公开(公告)号：US20080164532A1

公开(公告)日：2008-07-10

申请号：US12049450

申请日：2008-03-17

申请人： Dureseti Chidambarrao ,  Omer H. Dokumaci

发明人： Dureseti Chidambarrao ,  Omer H. Dokumaci

IPC分类号： H01L27/00

CPC分类号： H01L21/823807 ,  H01L21/28247 ,  H01L21/823814 ,  H01L21/823864 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7843 ,  H01L2924/0002 ,  H01L2924/00

摘要： The present invention provides a semiconducting device including a gate region positioned on a mesa portion of a substrate; and a nitride liner positioned on the gate region and recessed surfaces of the substrate adjacent to the gate region, the nitride liner providing a stress to a device channel underlying the gate region. The stress produced on the device channel is a longitudinal stress on the order of about 275 MPa to about 450 MPa.

摘要翻译： 本发明提供了一种半导体器件，其包括位于衬底的台面部分上的栅极区域; 以及位于所述栅极区域上的氮化物衬垫和与所述栅极区域相邻的所述衬底的凹陷表面，所述氮化物衬垫向所述栅极区域下方的器件沟道施加压力。 在器件通道上产生的应力是大约275MPa至大约450MPa的纵向应力。

公开(公告)号：US07397081B2

公开(公告)日：2008-07-08

申请号：US10905041

申请日：2004-12-13

申请人： Huilong Zhu ,  Lawrence A. Clevenger ,  Omer H. Dokumaci ,  Kaushik A. Kumar ,  Carl J. Radens ,  Dureseti Chidambarrao

发明人： Huilong Zhu ,  Lawrence A. Clevenger ,  Omer H. Dokumaci ,  Kaushik A. Kumar ,  Carl J. Radens ,  Dureseti Chidambarrao

IPC分类号： H01L29/94

CPC分类号： H01L29/785 ,  H01L29/1083 ,  H01L29/66795

摘要： A novel transistor structure and method for fabricating the same. The transistor structure comprises (a) a substrate and (b) a semiconductor region, a gate dielectric region, and a gate region on the substrate, wherein the gate dielectric region is sandwiched between the semiconductor region and the gate region, wherein the semiconductor region is electrically insulated from the gate region by the gate dielectric region, wherein the semiconductor region comprises a channel region and first and second source/drain regions, wherein the channel region is sandwiched between the first and second source/drain regions, wherein the first and second source/drain regions are aligned with the gate region, wherein the channel region and the gate dielectric region (i) share an interface surface which is essentially perpendicular to a top surface of the substrate, and (ii) do not share any interface surface that is essentially parallel to a top surface of the substrate.

摘要翻译： 一种新颖的晶体管结构及其制造方法。 晶体管结构包括（a）衬底和（b）衬底上的半导体区域，栅极介电区域和栅极区域，其中栅极电介质区域夹在半导体区域和栅极区域之间，其中半导体区域 通过所述栅极电介质区域与所述栅极区域电绝缘，其中所述半导体区域包括沟道区域和第一和第二源极/漏极区域，其中所述沟道区域夹在所述第一和第二源极/漏极区域之间，其中所述第一和/ 第二源极/漏极区域与栅极区域对准，其中沟道区域和栅极电介质区域（i）共享基本上垂直于衬底顶表面的界面，以及（ii）不共享任何界面表面 其基本上平行于衬底的顶表面。

公开(公告)号：US07374987B2

公开(公告)日：2008-05-20

申请号：US10935136

申请日：2004-09-07

申请人： Dureseti Chidambarrao ,  Omer H. Dokumaci ,  Bruce B. Doris ,  Jack A. Mandelman ,  Xavier Baie

发明人： Dureseti Chidambarrao ,  Omer H. Dokumaci ,  Bruce B. Doris ,  Jack A. Mandelman ,  Xavier Baie

IPC分类号： H01L21/336

CPC分类号： H01L29/6656 ,  H01L21/823807 ,  H01L21/823864 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/42316 ,  H01L29/7842 ,  H01L29/7843 ,  H01L29/808

摘要： A substrate under tension and/or compression improves performance of devices fabricated therein. Tension and/or compression can be imposed on a substrate through selection of appropriate gate sidewall spacer material disposed above a device channel region wherein the spacers are formed adjacent both the gate and the substrate and impose forces on adjacent substrate areas. Another embodiment comprises compressive stresses imposed in the plane of the channel using SOI sidewall spacers made of polysilicon that is expanded by oxidation. The substrate areas under compression or tension exhibit charge mobility characteristics different from those of a non-stressed substrate. By controllably varying these stresses within NFET and PFET devices formed on a substrate, improvements in IC performance have been demonstrated.

摘要翻译： 在张力和/或压缩下的基底改善了在其中制造的器件的性能。 可以通过选择设置在器件沟道区域上方的适当的栅极侧壁间隔物施加张力和/或压缩，其中间隔物邻近栅极和衬底形成，并且在邻近衬底区域上施加力。 另一个实施例包括使用通过氧化扩展的多晶硅制成的SOI侧壁间隔施加在沟道的平面中的压应力。 在压缩或张力下的衬底区域表现出不同于非应力衬底的电荷迁移率特性。 通过可控地改变在衬底上形成的NFET和PFET器件内的这些应力，已经证明了IC性能的提高。

公开(公告)号：US07312134B2

公开(公告)日：2007-12-25

申请号：US11741441

申请日：2007-04-27

申请人： Dureseti Chidambarrao ,  Omer H. Dokumaci ,  Bruce B. Doris ,  Oleg Gluschenkov ,  Huilong Zhu

发明人： Dureseti Chidambarrao ,  Omer H. Dokumaci ,  Bruce B. Doris ,  Oleg Gluschenkov ,  Huilong Zhu

IPC分类号： H01L21/84

CPC分类号： H01L21/84 ,  H01L27/1203 ,  H01L29/7843 ,  Y10S438/938

摘要： The present invention provides a strained-Si structure, in which the nFET regions of the structure are strained in tension and the pFET regions of the structure are strained in compression. Broadly the strained-Si structure comprises a substrate; a first layered stack atop the substrate, the first layered stack comprising a compressive dielectric layer atop the substrate and a first semiconducting layer atop the compressive dielectric layer, wherein the compressive dielectric layer transfers tensile stresses to the first semiconducting layer; and a second layered stack atop the substrate, the second layered stack comprising an tensile dielectric layer atop the substrate and a second semiconducting layer atop the tensile dielectric layer, wherein the tensile dielectric layer transfers compressive stresses to the second semiconducting layer. The tensile dielectric layer and the compressive dielectric layer preferably comprise nitride, such as Si3N4.

摘要翻译： 本发明提供一种应变Si结构，其中该结构的nFET区域被拉紧并且该结构的pFET区域被压缩而变形。 广义上，应变Si结构包括基底; 所述第一层叠堆叠包括位于所述衬底顶部的压缩介电层和位于所述压缩介电层顶部的第一半导体层，其中所述压缩介电层将拉伸应力传递到所述第一半导体层; 以及在所述衬底顶部的第二层叠堆叠，所述第二层叠堆叠包括位于所述衬底顶部的拉伸介电层和位于所述拉伸介电层顶部的第二半导体层，其中所述拉伸介电层将压缩应力传递到所述第二半导体层。 拉伸介电层和压电介电层优选包括氮化物，例如Si 3 N 4 N 4。

公开(公告)号：US07187042B2

公开(公告)日：2007-03-06

申请号：US11365504

申请日：2006-03-02

申请人： Andres Bryant ,  Omer H. Dokumaci ,  Hussein I. Hanafi ,  Edward J. Nowak

发明人： Andres Bryant ,  Omer H. Dokumaci ,  Hussein I. Hanafi ,  Edward J. Nowak

IPC分类号： H01L27/088

CPC分类号： H01L29/785 ,  H01L29/42368 ,  H01L29/42384 ,  H01L29/66795 ,  H01L29/7856

摘要： A method of producing a backgated FinFET having different dielectric layer thickness on the front and back gate sides includes steps of introducing impurities into at least one side of a fin of a FinFET to enable formation of dielectric layers with different thicknesses. The impurity, which may be introduced by implantation, either enhances or retards dielectric formation.

摘要翻译： 在前栅侧和后栅极侧制造具有不同介电层厚度的背景FinFET的方法包括将杂质引入FinFET的鳍的至少一侧的步骤，以形成不同厚度的电介质层。 可以通过注入引入的杂质增强或延迟电介质形成。

公开(公告)号：US07144767B2

公开(公告)日：2006-12-05

申请号：US10667601

申请日：2003-09-23

申请人： Dureseti Chidambarrao ,  Omer H. Dokumaci ,  Oleg G. Gluschenkov

发明人： Dureseti Chidambarrao ,  Omer H. Dokumaci ,  Oleg G. Gluschenkov

IPC分类号： H01L21/8249

CPC分类号： H01L29/7842 ,  H01L21/823807 ,  H01L21/823828

摘要： A method for manufacturing an integrated circuit comprising a plurality of semiconductor devices including an n-type field effect transistor and a p-type field effect transistor by covering the p-type field effect transistor with a mask, and oxidizing a portion of a gate polysilicon of the n-type field effect transistor, such that tensile mechanical stresses are formed within a channel of the n-type field effect transistor.

摘要翻译： 一种用于制造集成电路的方法，该集成电路包括通过用掩模覆盖p型场效应晶体管的多个半导体器件，包括n型场效应晶体管和p型场效应晶体管，并且氧化栅极多晶硅的一部分 的n型场效应晶体管，使得在n型场效应晶体管的沟道内形成拉伸机械应力。

公开(公告)号：US06974981B2

公开(公告)日：2005-12-13

申请号：US10318600

申请日：2002-12-12

申请人： Dureseti Chidambarrao ,  Omer H. Dokumaci ,  Bruce B. Doris ,  Jack A. Mandelman

发明人： Dureseti Chidambarrao ,  Omer H. Dokumaci ,  Bruce B. Doris ,  Jack A. Mandelman

IPC分类号： H01L21/76 ,  H01L21/762 ,  H01L21/8238 ,  H01L29/80 ,  H01L31/109 ,  H01L31/112 ,  H01L29/774

CPC分类号： H01L29/7846 ,  H01L21/76232 ,  H01L21/823807 ,  H01L21/823878 ,  H01L29/785

摘要： A substrate under tension and/or compression improves performance of devices fabricated therein. Tension and/or compression can be imposed on a substrate through selection of appropriate STI fill material. The STI regions are formed in the substrate layer and impose forces on adjacent substrate areas. The substrate areas under compression or tension exhibit charge mobility characteristics different from those of a non-stressed substrate. By controllably varying these stresses within NFET and PFET devices formed on a substrate, improvements in IC performance are achieved.

摘要翻译： 在张力和/或压缩下的基底改善了在其中制造的器件的性能。 可以通过选择适当的STI填充材料将张力和/或压缩施加在基底上。 STI区域形成在衬底层中并且在相邻衬底区域上施加力。 在压缩或张力下的衬底区域表现出不同于非应力衬底的电荷迁移率特性。 通过可控地改变在衬底上形成的NFET和PFET器件内的这些应力，实现了IC性能的提高。

公开(公告)号：US06933577B2

公开(公告)日：2005-08-23

申请号：US10605769

申请日：2003-10-24

申请人： Cyril Cabral, Jr. ,  Omer H. Dokumaci ,  Oleg Gluschenkov

发明人： Cyril Cabral, Jr. ,  Omer H. Dokumaci ,  Oleg Gluschenkov

IPC分类号： G05F1/10 ,  G05F3/02 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/336 ,  H01L21/4763 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/092 ,  H01L27/12 ,  H01L29/51 ,  H01L29/76 ,  H01L29/772 ,  H01L29/78 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113 ,  H01L31/119

CPC分类号： H01L21/28194 ,  H01L21/28202 ,  H01L29/51 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7836

摘要： Field effect transistor (FET), integrated circuit (IC) chip including the FETs and a method of forming the FETs. The FETs have a device channel and a gate above the device channel with a doped source/drain extension at said each end of the thin channel. A portion of a low resistance material layer (e.g., a silicide layer) is disposed on source/drain extensions. The portions on the doped extensions laterally form a direct contact with the doped source/drain extension. Any low resistance material layer on the gate is separated from the low resistance material portions on the source/drain extensions.

摘要翻译： 场效应晶体管（FET），包括FET的集成电路（IC）芯片和形成FET的方法。 FET在器件沟道上方具有器件沟道和栅极，在薄沟道的每个端部具有掺杂的源极/漏极延伸。 低电阻材料层（例如硅化物层）的一部分设置在源极/漏极延伸部分上。 掺杂延伸部分上的部分横向形成与掺杂源极/漏极延伸部的直接接触。 栅极上的任何低电阻材料层与源极/漏极延伸部分上的低电阻材料部分分离。

公开(公告)号：US06878978B2

公开(公告)日：2005-04-12

申请号：US10879538

申请日：2004-06-29

申请人： Omer H. Dokumaci ,  Dureseti Chidambarrao ,  Suryanarayan G. Hegde

发明人： Omer H. Dokumaci ,  Dureseti Chidambarrao ,  Suryanarayan G. Hegde

IPC分类号： H01L21/8238 ,  H01L27/10

CPC分类号： H01L29/7842 ,  H01L21/823807 ,  H01L21/823814

摘要： The speed of CMOS circuits is improved by imposing a longitudinal tensile stress on the NFETs and a longitudinal compressive stress on the PFETS, by implanting in the sources and drains of the NFETs ions from the eighth column of the periodic table and hydrogen and implanting in the sources and drains of the PFETs ions from the fourth and sixth columns of the periodic table.

摘要翻译： CMOS电路的速度通过在NFET上施加纵向拉伸应力和PFETS上的纵向压缩应力来改善，通过将来自周期表第八列的NFET离子的源和漏极注入氢中并将其植入到 来自周期表第四和第六列的PFET离子的源极和漏极。

公开(公告)号：US06869866B1

公开(公告)日：2005-03-22

申请号：US10605310

申请日：2003-09-22

申请人： Dureseti Chidambarrao ,  Omer H. Dokumaci ,  Rajesh Rengarajan ,  An L. Steegen

发明人： Dureseti Chidambarrao ,  Omer H. Dokumaci ,  Rajesh Rengarajan ,  An L. Steegen

IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L21/38 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/12 ,  H01L29/45 ,  H01L29/786

CPC分类号： H01L29/66772 ,  H01L21/823807 ,  H01L21/823864 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/458 ,  H01L29/7842 ,  H01L29/7845 ,  H01L29/78654

摘要： A method for manufacturing an integrated circuit having a plurality of semiconductor devices including an n-type field effect transistor and a p-type field effect transistor on a semiconductor wafer by creating a spacer having a first width for the n-type field effect transistor and creating a spacer having a second width for the p-type field effect transistor, the first width being greater than the second width and depositing silicide material on the semiconductor wafer such that tensile mechanical stresses are formed within a channel of the n-type field effect transistor and compressive stresses are formed within a channel of the p-type field effect transistor.

摘要翻译： 一种制造集成电路的方法，该集成电路具有在半导体晶片上具有n型场效应晶体管和p型场效应晶体管的多个半导体器件，该半导体器件具有用于n型场效应晶体管的具有第一宽度的间隔物，以及 产生具有用于p型场效应晶体管的第二宽度的间隔物，第一宽度大于第二宽度，并且在半导体晶片上沉积硅化物材料，使得在n型场效应的沟道内形成拉伸机械应力 在p型场效应晶体管的沟道内形成晶体管和压应力。