公开(公告)号：US06799246B1

公开(公告)日：2004-09-28

申请号：US08991234

申请日：1997-12-16

申请人： Adrian P. Wise ,  Kevin Douglas Dewar ,  Anthony Mark Jones ,  Martin William Sotheran ,  Colin Smith ,  Helen Rosemary Finch ,  Anthony Peter J. Claydon ,  Donald W. Walker Patterson ,  Mark Barnes ,  Andrew Peter Kuligowski ,  William Philip Robbins ,  Nicholas Birch ,  David Andrew Barnes

发明人： Adrian P. Wise ,  Kevin Douglas Dewar ,  Anthony Mark Jones ,  Martin William Sotheran ,  Colin Smith ,  Helen Rosemary Finch ,  Anthony Peter J. Claydon ,  Donald W. Walker Patterson ,  Mark Barnes ,  Andrew Peter Kuligowski ,  William Philip Robbins ,  Nicholas Birch ,  David Andrew Barnes

IPC分类号： G06F1208

CPC分类号： H04N21/4307 ,  G06F12/0207 ,  G06F12/04 ,  G06F13/16 ,  G06F13/28 ,  H04N19/13 ,  H04N19/42 ,  H04N19/423 ,  H04N19/61 ,  H04N19/91 ,  H04N21/4305 ,  H04N21/44004

摘要： A memory interface for connecting a bus to memory comprises an input, a buffer, an address input, a generator, and a writer. The input receives a plurality of data words from the bus. The buffer buffers the data words received from the bus. The address input receives from the bus addresses associated with the plurality of data words. The generator generates a series of addresses in the memory into which the buffered data words may be written. The series of addresses are derived from the received addresses. The writer writes the buffered data words into the memory at the generated addresses.

摘要翻译： 用于将总线连接到存储器的存储器接口包括输入，缓冲器，地址输入，发生器和写入器。 输入从总线接收多个数据字。 缓冲器缓冲从总线接收的数据字。 地址输入从与多个数据字相关联的总线地址接收。 发生器在存储器中产生一系列可以写入缓冲数据字的地址。 该地址系列从接收到的地址中导出。 写入器将生成的地址将缓冲的数据字写入存储器。

公开(公告)号：US5668831A

公开(公告)日：1997-09-16

申请号：US481107

申请日：1995-06-07

申请人： Anthony Peter J. Claydon ,  Charles D. MacFarlane ,  Richard J. Gammack ,  Anthony Mark Jones ,  William P. Robbins ,  Mark Barnes

发明人： Anthony Peter J. Claydon ,  Charles D. MacFarlane ,  Richard J. Gammack ,  Anthony Mark Jones ,  William P. Robbins ,  Mark Barnes

IPC分类号： H04N7/26 ,  H03H17/02 ,  H03H21/00 ,  H03K5/24 ,  H03M3/02 ,  H03M13/00 ,  H03M13/15 ,  H03M13/27 ,  H04B3/06 ,  H04L1/00 ,  H04L7/00 ,  H04L7/033 ,  H04L7/04 ,  H04L25/03 ,  H04L25/06 ,  H04L27/00 ,  H04L27/02 ,  H04L27/06 ,  H04L27/227 ,  H04L27/38 ,  H04N5/00 ,  H04N5/21 ,  H04N5/44 ,  H04N5/455 ,  H04N5/52 ,  H04N7/24 ,  H04N7/30 ,  H04N21/2383 ,  H04N21/438 ,  H03H7/30

CPC分类号： H04L1/0057 ,  H03K5/24 ,  H03M13/15 ,  H03M13/151 ,  H03M13/2707 ,  H03M13/2764 ,  H04L1/0045 ,  H04L1/0071 ,  H04L25/03038 ,  H04L25/03866 ,  H04L25/062 ,  H04L27/02 ,  H04L27/2273 ,  H04L27/3809 ,  H04N5/211 ,  H04N5/4401 ,  H04N5/4446 ,  H04N5/455 ,  H04N5/52 ,  H04L2027/0032 ,  H04L2027/0061 ,  H04L2027/0067 ,  H04L2027/0073 ,  H04L2027/0081 ,  H04L7/0334

摘要： An integrated digital communication system utilizing multilevel vestigial sideband transmission is provided. The communication system receives a multi-level pulse-amplitude modulated digital signal from a limited bandwidth channel. The system includes processing stages which demodulate, sample and filter the incoming signal prior to recovery of the digital data. Other stages recover the timing and lock on to the frequency and phase of the transmitted signal, as well as provide for automatic gain control. An adaptive equalizer, error correction circuitry, and an output interface recover the digital data and provide for transfer to other devices.

摘要翻译： 提供了利用多电平残留边带传输的集成数字通信系统。 通信系统从有限带宽信道接收多电平脉冲幅度调制数字信号。 该系统包括在恢复数字数据之前对输入信号进行解调，采样和滤波的处理阶段。 其他级恢复定时并锁定到发射信号的频率和相位，并提供自动增益控制。 自适应均衡器，纠错电路和输出接口恢复数字数据并提供传输到其他设备。

公开(公告)号：US5910960A

公开(公告)日：1999-06-08

申请号：US480721

申请日：1995-06-07

申请人： Anthony Peter J. Claydon ,  Charles D. MacFarlane ,  Richard J. Gammack ,  Anthony Mark Jones ,  William P. Robbins ,  Mark Barnes

发明人： Anthony Peter J. Claydon ,  Charles D. MacFarlane ,  Richard J. Gammack ,  Anthony Mark Jones ,  William P. Robbins ,  Mark Barnes

IPC分类号： H03K5/24 ,  H03M13/15 ,  H04L1/00 ,  H04L25/03 ,  H04L25/06 ,  H04L27/02 ,  H04N5/44 ,  H03M13/00

CPC分类号： H04L1/0057 ,  H03K5/24 ,  H03M13/15 ,  H03M13/151 ,  H04L1/0045 ,  H04L25/03038 ,  H04L25/03866 ,  H04L25/062 ,  H04L27/02 ,  H04N21/4382 ,  H04N5/4446 ,  H04N5/4401

摘要： A CMOS Reed-Solomon decoding circuit calculates syndromes, executes a Berlekamp algorithm, performs a Chien Search, and corrects a delayed version of the received data according to a calculated magnitude of error. The circuit is optimized in terms of chip territory and circuit complexity. Signals are provided to indicate uncorrectable packet errors and other transmission errors.

摘要翻译： CMOS Reed-Solomon解码电路计算校正子，执行Berlekamp算法，执行Chien搜索，并根据计算的误差大小校正接收数据的延迟版本。 该电路在芯片领域和电路复杂性方面进行了优化。 提供信号以指示不可纠正的分组错误和其他传输错误。

公开(公告)号：US5717715A

公开(公告)日：1998-02-10

申请号：US477965

申请日：1995-06-07

申请人： Anthony Peter J. Claydon ,  Mark Barnes

发明人： Anthony Peter J. Claydon ,  Mark Barnes

IPC分类号： H04N7/26 ,  H03H17/02 ,  H03H21/00 ,  H03K5/24 ,  H03M3/02 ,  H03M13/00 ,  H03M13/15 ,  H03M13/27 ,  H04B3/06 ,  H04L1/00 ,  H04L7/00 ,  H04L7/033 ,  H04L7/04 ,  H04L25/03 ,  H04L25/06 ,  H04L27/00 ,  H04L27/02 ,  H04L27/06 ,  H04L27/227 ,  H04L27/38 ,  H04N5/00 ,  H04N5/21 ,  H04N5/44 ,  H04N5/455 ,  H04N5/52 ,  H04N7/24 ,  H04N7/30 ,  H04N21/2383 ,  H04N21/438 ,  H04B1/38

CPC分类号： H04L1/0057 ,  H03K5/24 ,  H03M13/15 ,  H03M13/151 ,  H03M13/2707 ,  H03M13/2764 ,  H04L1/0045 ,  H04L1/0071 ,  H04L25/03038 ,  H04L25/03866 ,  H04L25/062 ,  H04L27/02 ,  H04L27/2273 ,  H04L27/3809 ,  H04N5/211 ,  H04N5/4401 ,  H04N5/4446 ,  H04N5/455 ,  H04N5/52 ,  H04L2027/0032 ,  H04L2027/0061 ,  H04L2027/0067 ,  H04L2027/0073 ,  H04L2027/0081 ,  H04L7/0334

摘要： An integrated digital communication system utilizing multilevel vestigial sideband transmission is provided. The communication system receives a multi-level pulse-amplitude modulated digital signal from a limited bandwidth channel. The system includes processing stages which demodulate, sample and filter the incoming signal prior to recovery of the digital data. Other stages recover the timing and lock on to the frequency and phase of the transmitted signal, as well as provide for automatic gain control. An adaptive equalizer, error correction circuitry, and an output interface recover the digital data and provide for transfer to other devices.

摘要翻译： 提供了利用多电平残留边带传输的集成数字通信系统。 通信系统从有限带宽信道接收多电平脉冲幅度调制数字信号。 该系统包括在恢复数字数据之前对输入信号进行解调，采样和滤波的处理阶段。 其他级恢复定时并锁定到发射信号的频率和相位，并提供自动增益控制。 自适应均衡器，纠错电路和输出接口恢复数字数据并提供传输到其他设备。

公开(公告)号：US5793818A

公开(公告)日：1998-08-11

申请号：US471874

申请日：1995-06-07

申请人： Anthony Peter J. Claydon ,  Richard J. Gammack

发明人： Anthony Peter J. Claydon ,  Richard J. Gammack

IPC分类号： H03M13/41 ,  H04L1/00 ,  H04L7/02 ,  H04L27/00 ,  H04L27/22 ,  H04L27/227 ,  H04L27/38 ,  H04N7/24 ,  H04L27/14

CPC分类号： H04L7/0029 ,  H04L1/0054 ,  H04L1/0057 ,  H04L1/0065 ,  H04L1/0068 ,  H04L27/3872 ,  H04N21/2383 ,  H04N21/4382 ,  H04L2027/0028 ,  H04L2027/0057 ,  H04L2027/0067 ,  H04L7/0334 ,  H04L7/0335

摘要： A CMOS integrated signal processing system for a sampling receiver includes a timing recovery circuit, wherein an on-chip numerically controlled oscillator is operative at periods T that are initially equal to the nominal baud rate of the signals controls a sinc interpolator receiving samples at the sampling rate. A loop filter is coupled to the sinc interpolator and to the numerically controlled oscillator. The arrangement is capable of handling various symbol rates. The system includes a circuit for carrier recovery, having a second on-chip numerically controlled oscillator, a digital derotation circuit responsive to the second numerically controlled oscillator, accepting an in phase component and a quadrature component of the sampled signals. An adaptive phase error estimation circuit is coupled in a feedback loop.

摘要翻译： 用于采样接收机的CMOS集成信号处理系统包括定时恢复电路，其中片上数控振荡器在周期T处工作，周期T最初等于信号的标称波特率，控制在采样时接收采样的正弦内插器 率。 环路滤波器耦合到正弦内插器和数控振荡器。 该装置能够处理各种符号率。 该系统包括用于载波恢复的电路，具有第二片上数控振荡器，响应于第二数控振荡器的数字解旋转电路，接受采样信号的同相分量和正交分量。 自适应相位误差估计电路耦合在反馈回路中。

公开(公告)号：US5761210A

公开(公告)日：1998-06-02

申请号：US486750

申请日：1995-06-07

申请人： Anthony Peter J. Claydon ,  Richard J. Gammack

发明人： Anthony Peter J. Claydon ,  Richard J. Gammack

IPC分类号： H04N7/26 ,  H03H17/02 ,  H03H21/00 ,  H03K5/24 ,  H03M3/02 ,  H03M13/00 ,  H03M13/15 ,  H03M13/27 ,  H04B3/06 ,  H04L1/00 ,  H04L7/00 ,  H04L7/033 ,  H04L7/04 ,  H04L25/03 ,  H04L25/06 ,  H04L27/00 ,  H04L27/02 ,  H04L27/06 ,  H04L27/227 ,  H04L27/38 ,  H04N5/00 ,  H04N5/21 ,  H04N5/44 ,  H04N5/455 ,  H04N5/52 ,  H04N7/24 ,  H04N7/30 ,  H04N21/2383 ,  H04N21/438 ,  G06F11/00

CPC分类号： H04L1/0057 ,  H03K5/24 ,  H03M13/15 ,  H03M13/151 ,  H03M13/2707 ,  H03M13/2764 ,  H04L1/0045 ,  H04L1/0071 ,  H04L25/03038 ,  H04L25/03866 ,  H04L25/062 ,  H04L27/02 ,  H04L27/2273 ,  H04L27/3809 ,  H04N5/211 ,  H04N5/4401 ,  H04N5/4446 ,  H04N5/455 ,  H04N5/52 ,  H04L2027/0032 ,  H04L2027/0061 ,  H04L2027/0067 ,  H04L2027/0073 ,  H04L2027/0081 ,  H04L7/0334

摘要： An integrated CMOS circuit is disclosed for deinterleaving transmitted data packets. The circuit operates with a RAM buffer that is no larger than a block of interleaved data. An optimized addressing scheme is provided that minimizes on-chip hardware. The circuit provides an orderly initialization of the buffer, and a suitable emptying process during a channel change or other interruption of data flow.

摘要翻译： 公开了用于对所发送的数据分组进行解交织的集成CMOS电路。 该电路使用不大于交错数据块的RAM缓冲器。 提供了优化的寻址方案，最小化片上硬件。 该电路提供缓冲器的有序初始化，以及在通道改变或数据流的其他中断过程中的适当的排空过程。

公开(公告)号：US5724396A

公开(公告)日：1998-03-03

申请号：US480976

申请日：1995-06-07

申请人： Anthony Peter J. Claydon ,  Richard J. Gammack

发明人： Anthony Peter J. Claydon ,  Richard J. Gammack

IPC分类号： H03M13/41 ,  H04L1/00 ,  H04L7/02 ,  H04L27/00 ,  H04L27/22 ,  H04L27/227 ,  H04L27/38 ,  H04N7/24 ,  H04L7/00

CPC分类号： H04L7/0029 ,  H04L1/0054 ,  H04L1/0057 ,  H04L1/0065 ,  H04L1/0068 ,  H04L27/3872 ,  H04N21/2383 ,  H04N21/4382 ,  H04L2027/0028 ,  H04L2027/0057 ,  H04L2027/0067 ,  H04L7/0334 ,  H04L7/0335

摘要： A CMOS integrated signal processing system for a sampling receiver includes a timing recovery circuit, wherein an on-chip numerically controlled oscillator is operative at periods T that are initially equal to the nominal baud rate of the signals controls a sinc interpolator receiving samples at the sampling rate. A loop filter is coupled to the sinc interpolator and to the numerically controlled oscillator. The arrangement is capable of handling various symbol rates. The system includes a circuit for carrier recovery having a second on-chip numerically controlled oscillator, a digital derotation circuit responsive to the second numerically controlled oscillator, accepting an in phase component and a quadrature component of the sampled signals. An adaptive phase error estimation circuit is coupled in a feedback loop.

摘要翻译： 用于采样接收机的CMOS集成信号处理系统包括定时恢复电路，其中片上数控振荡器在周期T处工作，周期T最初等于信号的标称波特率，控制在采样时接收采样的正弦内插器 率。 环路滤波器耦合到正弦内插器和数控振荡器。 该装置能够处理各种符号率。 该系统包括用于载波恢复的电路，具有第二片上数控振荡器，响应于第二数控振荡器的数字解旋转电路，接收采样信号的同相分量和正交分量。 自适应相位误差估计电路耦合在反馈回路中。