公开(公告)号：US20070230246A1

公开(公告)日：2007-10-04

申请号：US11690420

申请日：2007-03-23

申请人： Akira Umezawa ,  Jin Kashiwagi

发明人： Akira Umezawa ,  Jin Kashiwagi

IPC分类号： G11C16/06 ,  G11C11/34 ,  G11C29/00

CPC分类号： G11C16/26 ,  G11C16/04 ,  G11C29/021 ,  G11C29/028 ,  G11C29/24

摘要： A non-volatile semiconductor memory device comprises a redundant memory cell to store address data of a defect cell in a memory cell array. A first decoder circuit is given a first drive voltage to provide a control signal to the redundant memory cell. A dummy memory cell has a threshold voltage corresponding to the redundant memory cell. A second decoder circuit is given a second drive voltage corresponding to the first drive voltage to provide a control signal to the dummy memory cell. A comparator circuit compares data to be read out of the dummy memory cell with data actually read out of the dummy memory cell.

摘要翻译： 非易失性半导体存储器件包括用于存储存储单元阵列中的缺陷单元的地址数据的冗余存储单元。 第一解码器电路被给予第一驱动电压以向冗余存储器单元提供控制信号。 虚拟存储单元具有对应于冗余存储单元的阈值电压。 第二解码器电路被给予对应于第一驱动电压的第二驱动电压，以向虚拟存储器单元提供控制信号。 比较器电路将要从虚拟存储器单元读出的数据与从虚拟存储单元实际读出的数据进行比较。

公开(公告)号：US07466610B2

公开(公告)日：2008-12-16

申请号：US11690420

申请日：2007-03-23

申请人： Akira Umezawa ,  Jin Kashiwagi

发明人： Akira Umezawa ,  Jin Kashiwagi

IPC分类号： G11C11/00

CPC分类号： G11C16/26 ,  G11C16/04 ,  G11C29/021 ,  G11C29/028 ,  G11C29/24

摘要： A non-volatile semiconductor memory device comprises a redundant memory cell to store address data of a defect cell in a memory cell array. A first decoder circuit is given a first drive voltage to provide a control signal to the redundant memory cell. A dummy memory cell has a threshold voltage corresponding to the redundant memory cell. A second decoder circuit is given a second drive voltage corresponding to the first drive voltage to provide a control signal to the dummy memory cell. A comparator circuit compares data to be read out of the dummy memory cell with data actually read out of the dummy memory cell.

摘要翻译： 非易失性半导体存储器件包括用于存储存储单元阵列中的缺陷单元的地址数据的冗余存储单元。 第一解码器电路被给予第一驱动电压以向冗余存储器单元提供控制信号。 虚拟存储单元具有对应于冗余存储单元的阈值电压。 第二解码器电路被给予对应于第一驱动电压的第二驱动电压，以向虚拟存储器单元提供控制信号。 比较器电路将要从虚拟存储器单元读出的数据与从虚拟存储单元实际读出的数据进行比较。

公开(公告)号：US08432744B2

公开(公告)日：2013-04-30

申请号：US13053839

申请日：2011-03-22

申请人： Akira Umezawa ,  Noriyasu Kumazaki ,  Daisuke Arizono ,  Mami Kakoi

发明人： Akira Umezawa ,  Noriyasu Kumazaki ,  Daisuke Arizono ,  Mami Kakoi

IPC分类号： G11C11/34 ,  G11C16/04

CPC分类号： G11C16/30 ,  G11C16/14

摘要： A semiconductor storage device according to an embodiment includes multiple memory cells which electrically rewrite data, a well control circuit which outputs an erasure voltage to be applied to a well through an output terminal, a first pump circuit which outputs a voltage set by boosting an input voltage to the output terminal, a second pump circuit which outputs a voltage set by boosting the input voltage to the output terminal and outputs a voltage higher than an output voltage of the first pump circuit, a pump switching detecting circuit which outputs an assist signal to perform a boosting operation on at least one of the first pump circuit and the second pump circuit and an erase pulse control circuit which sets target voltages of the first pump circuit and the second pump circuit, on the basis of setting values to set a target voltage of the erasure voltage.

摘要翻译： 根据实施例的半导体存储装置包括电重写数据的多个存储单元，输出通过输出端施加到阱的擦除电压的阱控制电路，第一泵电路，其通过升压输入端输出设定的电压 输出端子的电压;第二泵电路，其通过将输入电压升压到输出端子而输出电压，并输出高于第一泵电路的输出电压的电压;泵切换检测电路，其将辅助信号输出到 在第一泵电路和第二泵电路中的至少一个上执行升压操作，以及擦除脉冲控制电路，其基于设定值设定第一泵电路和第二泵电路的目标电压，以设定目标电压 的擦除电压。

公开(公告)号：US08169253B2

公开(公告)日：2012-05-01

申请号：US12608417

申请日：2009-10-29

申请人： Akira Umezawa ,  Masaaki Kuwagata ,  Yasuhiko Honda ,  Gyosho Chin

发明人： Akira Umezawa ,  Masaaki Kuwagata ,  Yasuhiko Honda ,  Gyosho Chin

IPC分类号： H03K3/01

CPC分类号： H02M3/073 ,  G11C5/145 ,  H02M2001/0032 ,  Y02B70/16

摘要： A power circuit includes a reference potential circuit, a step-up circuit, and a conversion circuit. The reference potential circuit generates a reference potential. The step-up circuit generates a desired internal potential by stepping up a power supply potential. The step-up circuit includes a comparison circuit, a differential amplifier circuit, and a switch element. The comparison circuit outputs the result of comparison between a potential and the reference potential. The differential amplifier circuit is turned on or off by the operation control signal. The switch element performs on/off control according to the operation control signal and resets the output potential of the differential amplifier circuit. The conversion circuit converts the of the operation control signal so as to make longer the on period of the differential amplifier circuit and the off period of switch element.

摘要翻译： 电源电路包括参考电位电路，升压电路和转换电路。 参考电位电路产生参考电位。 升压电路通过增加电源电位来产生所需的内部电位。 升压电路包括比较电路，差分放大器电路和开关元件。 比较电路输出电位和参考电位之间的比较结果。 差分放大器电路由操作控制信号导通或关断。 开关元件根据操作控制信号执行开/关控制，并且复位差分放大器电路的输出电位。 转换电路将操作控制信号转换成使差分放大器电路的导通周期和开关元件的关闭周期变长。

公开(公告)号：US07505327B2

公开(公告)日：2009-03-17

申请号：US11834083

申请日：2007-08-06

申请人： Toshiaki Edahiro ,  Akira Umezawa

发明人： Toshiaki Edahiro ,  Akira Umezawa

IPC分类号： G11C11/34

CPC分类号： G11C16/28 ,  G11C7/12 ,  G11C16/0425 ,  G11C16/10 ,  G11C16/24 ,  H01L27/115 ,  H01L27/11526 ,  H01L27/11529

摘要： A semiconductor memory device includes a memory cell array, first bit lines, second bit lines, a first precharge circuit, a sense amplifier, and a read control circuit. The memory cell array has a first cell array including first memory cells arranged in a matrix and a second cell array including second memory cells. The first bit line electrically connects the first memory cells in a same column. The second bit line electrically connects the second memory cells in a same column. The first precharge circuit precharges the first bit lines in a read operation. The sense amplifier amplifies the data read from the first memory cells in a read operation. The read control circuit precharges and discharges the second bit lines in a read operation and, on the basis of the time required to precharge and discharge the second bit lines, controls the first precharge circuit and the sense amplifier.

摘要翻译： 半导体存储器件包括存储单元阵列，第一位线，第二位线，第一预充电电路，读出放大器和读取控制电路。 存储单元阵列具有包括排列成矩阵的第一存储单元和包括第二存储单元的第二单元阵列的第一单元阵列。 第一位线将同一列中的第一存储器单元电连接。 第二位线将同一列中的第二存储器单元电连接。 第一预充电电路在读操作中对第一位线进行预充电。 读出放大器在读取操作中放大从第一存储器单元读取的数据。 读取控制电路在读取操作中对第二位线进行预充电和放电，并且基于对第二位线进行预充电和放电所需的时间，控制第一预充电电路和读出放大器。

公开(公告)号：US20090042218A1

公开(公告)日：2009-02-12

申请号：US11663345

申请日：2005-09-21

申请人： Kazunori Ikebukuro ,  Koji Sode ,  Akira Umezawa ,  Kyoko Umezawa ,  Hironobu Yamamoto

发明人： Kazunori Ikebukuro ,  Koji Sode ,  Akira Umezawa ,  Kyoko Umezawa ,  Hironobu Yamamoto

IPC分类号： G01N33/573 ,  C12N9/50 ,  C12N9/74

CPC分类号： G01N33/535 ,  C12Q1/56 ,  G01N21/45 ,  G01N21/553 ,  G01N33/581 ,  G01N33/86 ,  G01N2333/75 ,  G01N2333/974

摘要： The present invention relates to a labeling enzyme and a method of detecting and/or quantifying a target substance using this labeling enzyme. The present invention provides a labeling enzyme that catalyzes a reaction of gelling a substrate. By measuring changes in physical properties such as the film thickness and/or refractive index of a film produced by the gelling reaction catalyzed by the labeling enzyme of the present invention, it is possible to quickly and highly sensitively detect and/or quantify a target substance while minimizing the effects of coexisting substances.

摘要翻译： 本发明涉及使用该标记酶的标记酶和检测和/或定量目标物质的方法。 本发明提供一种催化凝胶化基质的反应的标记酶。 通过测量通过本发明的标记酶催化的胶凝反应产生的膜的物理性质的变化，例如膜的厚度和/或折射率，可以迅速和高度灵敏地检测和/或定量目标物质 同时尽量减少共存物质的影响。

公开(公告)号：US20080181016A1

公开(公告)日：2008-07-31

申请号：US11834083

申请日：2007-08-06

申请人： Toshiaki EDAHIRO ,  Akira Umezawa

发明人： Toshiaki EDAHIRO ,  Akira Umezawa

IPC分类号： G11C16/06

CPC分类号： G11C16/28 ,  G11C7/12 ,  G11C16/0425 ,  G11C16/10 ,  G11C16/24 ,  H01L27/115 ,  H01L27/11526 ,  H01L27/11529

摘要： A semiconductor memory device includes a memory cell array, first bit lines, second bit lines, a first precharge circuit, a sense amplifier, and a read control circuit. The memory cell array has a first cell array including first memory cells arranged in a matrix and a second cell array including second memory cells. The first bit line electrically connects the first memory cells in a same column. The second bit line electrically connects the second memory cells in a same column. The first precharge circuit precharges the first bit lines in a read operation. The sense amplifier amplifies the data read from the first memory cells in a read operation. The read control circuit precharges and discharges the second bit lines in a read operation and, on the basis of the time required to precharge and discharge the second bit lines, controls the first precharge circuit and the sense amplifier.

摘要翻译： 半导体存储器件包括存储单元阵列，第一位线，第二位线，第一预充电电路，读出放大器和读取控制电路。 存储单元阵列具有包括排列成矩阵的第一存储单元和包括第二存储单元的第二单元阵列的第一单元阵列。 第一位线将同一列中的第一存储器单元电连接。 第二位线将同一列中的第二存储器单元电连接。 第一预充电电路在读操作中对第一位线进行预充电。 读出放大器在读取操作中放大从第一存储器单元读取的数据。 读取控制电路在读取操作中对第二位线进行预充电和放电，并且基于对第二位线进行预充电和放电所需的时间，控制第一预充电电路和读出放大器。

公开(公告)号：US07332766B2

公开(公告)日：2008-02-19

申请号：US11083156

申请日：2005-03-18

申请人： Takehiro Hasegawa ,  Akira Umezawa ,  Koji Sakui ,  Fumitaka Arai ,  Ryo Mitani

发明人： Takehiro Hasegawa ,  Akira Umezawa ,  Koji Sakui ,  Fumitaka Arai ,  Ryo Mitani

IPC分类号： H01L29/76 ,  H01L29/788

CPC分类号： H01L27/11524 ,  G11C11/005 ,  G11C16/0433 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/20 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11517 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11546

摘要： A semiconductor integrated circuit device includes first and second nonvolatile semiconductor memories. The first memory has first and second select transistors and first memory cell transistors. The first memory cell transistor has a first floating gate on a first gate insulating film and a first control gate on a first inter-gate insulating film. The second memory has a third select transistor and a second memory cell transistor. The second memory cell transistor has a second floating gate on a second gate insulating film and a second control gate on a second inter-gate insulating film. The first and second gate insulating films have the same film thickness. The first and second floating gates have the same film thickness. The first and second inter-gate insulating films have the same film thickness. The first and second control gates have the same film thickness.

摘要翻译： 半导体集成电路器件包括第一和第二非易失性半导体存储器。 第一存储器具有第一和第二选择晶体管和第一存储单元晶体管。 第一存储单元晶体管在第一栅极绝缘膜上具有第一浮置栅极，在第一栅极间绝缘膜上具有第一控制栅极。 第二存储器具有第三选择晶体管和第二存储单元晶体管。 第二存储单元晶体管在第二栅极绝缘膜上具有第二浮置栅极，在第二栅极绝缘膜上具有第二控制栅极。 第一和第二栅极绝缘膜具有相同的膜厚度。 第一和第二浮栅具有相同的膜厚度。 第一和第二栅极间绝缘膜具有相同的膜厚度。 第一和第二控制栅具有相同的膜厚度。

公开(公告)号：US07212434B2

公开(公告)日：2007-05-01

申请号：US11087831

申请日：2005-03-24

申请人： Akira Umezawa

发明人： Akira Umezawa

IPC分类号： G11C16/04

CPC分类号： G11C11/5628 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/12 ,  G11C16/26

摘要： A semiconductor memory device includes memory cells, a memory cell array, word lines, latch circuits, first row decoders, second row decoders, first isolating transistors, and second isolating transistors. The memory cell includes a memory cell transistor having a floating gate and a control gate. The memory cell array includes the memory cells arranged in a matrix. The word line connects in common the control gates of the memory cell transistors in a same row. The first row decoder applies a positive voltage to the word lines in a write operation and in an erase operation. The second row decoder applies a negative voltage to the word lines in a write operation and in an erase operation. The first isolating transistor switches between the first row decoder and the word line. The second isolating transistor switches between the second row decoder and the word line.

摘要翻译： 半导体存储器件包括存储单元，存储单元阵列，字线，锁存电路，第一行解码器，第二行解码器，第一隔离晶体管和第二隔离晶体管。 存储单元包括具有浮置栅极和控制栅极的存储单元晶体管。 存储单元阵列包括排列成矩阵的存储单元。 字线公共连接在同一行中的存储单元晶体管的控制栅极。 第一行解码器在写操作和擦除操作中向字线施加正电压。 第二行解码器在写操作和擦除操作中向字线施加负电压。 第一隔离晶体管在第一行解码器和字线之间切换。 第二隔离晶体管在第二行解码器和字线之间切换。

公开(公告)号：US20060268653A1

公开(公告)日：2006-11-30

申请号：US11436701

申请日：2006-05-19

申请人： Akira Umezawa

发明人： Akira Umezawa

IPC分类号： G11C8/00

CPC分类号： G11C8/10 ,  G11C16/08 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11526 ,  H01L27/11529 ,  H01L27/11546

摘要： A semiconductor memory device includes memory cells, a memory cell array, word lines, a row decoder, and first and second MOS transistors. The memory cell has a floating gate and a control gate. The word line connects commonly the control gates. The row decoder decodes a row address signal. The first MOS transistor transfers a first voltage to the word line unselected by the row decoder. The first MOS transistor has a drain connected to the word line and a source to which the first voltage is applied. A back gate bias for the first MOS transistor is controlled independently of a potential at the source of the first MOS transistor. The second MOS transistor transfers a second voltage to the word line selected by the row decoder. The second MOS transistor has a drain connected to the word line and a source to which the second potential is applied.

摘要翻译： 半导体存储器件包括存储单元，存储单元阵列，字线，行解码器以及第一和第二MOS晶体管。 存储单元具有浮动栅极和控制栅极。 字线通常连接控制门。 行解码器解码行地址信号。 第一MOS晶体管将第一电压传送到由行解码器未选择的字线。 第一MOS晶体管具有连接到字线的漏极和施加第一电压的源极。 独立于第一MOS晶体管的源极处的电位来控制第一MOS晶体管的背栅极偏置。 第二MOS晶体管将第二电压传送到由行解码器选择的字线。 第二MOS晶体管具有连接到字线的漏极和施加第二电位的源极。