公开(公告)号：US09196624B2

公开(公告)日：2015-11-24

申请号：US13545469

申请日：2012-07-10

申请人： Bradley Marc Davis ,  Mark W. Randolph ,  Sung-Yong Chung ,  Hidehiko Shiraiwa

发明人： Bradley Marc Davis ,  Mark W. Randolph ,  Sung-Yong Chung ,  Hidehiko Shiraiwa

IPC分类号： H01L21/336 ,  H01L27/115 ,  H01L21/28

CPC分类号： H01L27/11521 ,  H01L21/28273

摘要： Methods and systems of fabricating a wordline protection structure are described. As described, the wordline protection structure includes a polysilicon structure formed adjacent to a memory core region. The polysilicon structure includes first doped region positioned on a core side of the polysilicon structure and a second doped region positioned on a spine side of the polysilicon structure. An un-doped region positioned between the first and second doped regions. A conductive layer is formed on top of the polysilicon structure and arranged so that it does not contact the un-doped region at either the transition between the first doped region and the un-doped region or the second doped region and un-doped region.

摘要翻译： 描述了制作字线保护结构的方法和系统。 如上所述，字线保护结构包括与存储器核心区域相邻形成的多晶硅结构。 多晶硅结构包括位于多晶硅结构的芯侧的第一掺杂区和位于多晶硅结构的脊侧的第二掺杂区。 位于第一和第二掺杂区域之间的未掺杂区域。 导电层形成在多晶硅结构的顶部，并且被布置成使得其在第一掺杂区域和未掺杂区域或第二掺杂区域和未掺杂区域之间的过渡处不接触未掺杂区域。

公开(公告)号：US20140015138A1

公开(公告)日：2014-01-16

申请号：US13545469

申请日：2012-07-10

申请人： Bradley Marc DAVIS ,  Mark W. Randolph ,  Sung-Yong Chung ,  Hidehiko Shiraiwa

发明人： Bradley Marc DAVIS ,  Mark W. Randolph ,  Sung-Yong Chung ,  Hidehiko Shiraiwa

IPC分类号： H01L23/48 ,  H01L21/28

CPC分类号： H01L27/11521 ,  H01L21/28273

摘要： Methods and systems of fabricating a wordline protection structure are described. As described, the wordline protection structure includes a polysilicon structure formed adjacent to a memory core region. The polysilicon structure includes first doped region positioned on a core side of the polysilicon structure and a second doped region positioned on a spine side of the polysilicon structure. An un-doped region positioned between the first and second doped regions. A conductive layer is formed on top of the polysilicon structure and arranged so that it does not contact the un-doped region at either the transition between the first doped region and the un-doped region or the second doped region and un-doped region.

摘要翻译： 描述了制作字线保护结构的方法和系统。 如上所述，字线保护结构包括与存储器核心区域相邻形成的多晶硅结构。 多晶硅结构包括位于多晶硅结构的芯侧的第一掺杂区和位于多晶硅结构的脊侧的第二掺杂区。 位于第一和第二掺杂区域之间的未掺杂区域。 导电层形成在多晶硅结构的顶部，并且被布置成使得其在第一掺杂区域和未掺杂区域或第二掺杂区域和未掺杂区域之间的过渡处不接触未掺杂区域。

公开(公告)号：US08652907B2

公开(公告)日：2014-02-18

申请号：US13071385

申请日：2011-03-24

申请人： Chuan Lin ,  Hidehiko Shiraiwa ,  Bradley Marc Davis ,  Lei Xue ,  Simon S. Chan ,  Kenichi Ohtsuka ,  Angela T. Hui ,  Scott Allan Bell

发明人： Chuan Lin ,  Hidehiko Shiraiwa ,  Bradley Marc Davis ,  Lei Xue ,  Simon S. Chan ,  Kenichi Ohtsuka ,  Angela T. Hui ,  Scott Allan Bell

IPC分类号： H01L21/28 ,  H01L21/8234

CPC分类号： H01L29/4916 ,  H01L21/28044 ,  H01L21/823456 ,  H01L27/11543 ,  H01L27/11546 ,  H01L29/78

摘要： A method of fabricating an integrated circuit including a first region and a second region each having different poly-silicon gate structures is provided. The method includes depositing a first poly-silicon layer over the first and the second region and depositing, within the second region, an oxide layer over the first poly-silicon layer. A second poly-silicon layer is deposited over the first poly-silicon layer and the oxide region. A portion of the second poly-silicon layer that lies over the oxide region is then stripped away.

摘要翻译： 提供一种制造集成电路的方法，该集成电路包括具有不同多晶硅栅极结构的第一区域和第二区域。 该方法包括在第一和第二区域上沉积第一多晶硅层，并在第二区域内在第一多晶硅层上沉积氧化物层。 在第一多晶硅层和氧化物区域上沉积第二多晶硅层。 然后剥离位于氧化物区域上方的第二多晶硅层的一部分。

公开(公告)号：US20120241871A1

公开(公告)日：2012-09-27

申请号：US13071385

申请日：2011-03-24

申请人： Chuan Lin ,  Hidehiko Shiraiwa ,  Bradley Marc Davis ,  Lei Xue ,  Simon S. Chan ,  Kenichi Ohtsuka ,  Angela T. Hui ,  Scott Allan Bell

发明人： Chuan Lin ,  Hidehiko Shiraiwa ,  Bradley Marc Davis ,  Lei Xue ,  Simon S. Chan ,  Kenichi Ohtsuka ,  Angela T. Hui ,  Scott Allan Bell

IPC分类号： H01L29/788 ,  H01L21/28

CPC分类号： H01L29/4916 ,  H01L21/28044 ,  H01L21/823456 ,  H01L27/11543 ,  H01L27/11546 ,  H01L29/78

摘要： A method of fabricating an integrated circuit including a first region and a second region each having different poly-silicon gate structures is provided. The method includes depositing a first poly-silicon layer over the first and the second region and depositing, within the second region, an oxide layer over the first poly-silicon layer. A second poly-silicon layer is deposited over the first poly-silicon layer and the oxide region. A portion of the second poly-silicon layer that lies over the oxide region is then stripped away.

摘要翻译： 提供一种制造集成电路的方法，该集成电路包括具有不同多晶硅栅极结构的第一区域和第二区域。 该方法包括在第一和第二区域上沉积第一多晶硅层，并在第二区域内在第一多晶硅层上沉积氧化物层。 在第一多晶硅层和氧化物区域上沉积第二多晶硅层。 然后剥离位于氧化物区域上方的第二多晶硅层的一部分。

公开(公告)号：US08114736B2

公开(公告)日：2012-02-14

申请号：US11958254

申请日：2007-12-17

申请人： Simon Siu-Sing Chan ,  Hidehiko Shiraiwa ,  Kuo-Tung Chang ,  Angela T. Hui

发明人： Simon Siu-Sing Chan ,  Hidehiko Shiraiwa ,  Kuo-Tung Chang ,  Angela T. Hui

IPC分类号： H01L21/336 ,  H01L29/788

CPC分类号： H01L27/11568 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11521

摘要： A method for forming an integrated circuit system is provided including forming a memory section having a spacer with a substrate, forming an outer doped region of the memory section in the substrate, forming a barrier metal layer over the spacer, and forming a metal plug over the outer doped region and the barrier metal layer.

摘要翻译： 提供了一种用于形成集成电路系统的方法，包括形成具有衬底的间隔物的存储部分，在衬底中形成存储部分的外部掺杂区域，在间隔物上形成阻挡金属层，并形成金属插塞 外部掺杂区域和阻挡金属层。

公开(公告)号：US07692236B1

公开(公告)日：2010-04-06

申请号：US11059139

申请日：2005-02-15

申请人： Michael Brennan ,  Jaeyong Park ,  Hidehiko Shiraiwa ,  Satoshi Torii

发明人： Michael Brennan ,  Jaeyong Park ,  Hidehiko Shiraiwa ,  Satoshi Torii

IPC分类号： H01L23/62

CPC分类号： H01L29/66833 ,  H01L27/11568 ,  H01L27/11578 ,  H01L29/7923

摘要： A multiple dual bit integrated circuit system is provided that includes forming first address lines in a semiconductor substrate and forming a charge-trapping layer over the semiconductor substrate. A semiconductor layer is formed over the charge-trapping layer and second address lines are formed in the semiconductor layer to form a plurality of dual bit locations.

摘要翻译： 提供了一种多重双位集成电路系统，其包括在半导体衬底中形成第一地址线并在半导体衬底上形成电荷捕获层。 在电荷俘获层上形成半导体层，并且在半导体层中形成第二地址线以形成多个双位位置。

公开(公告)号：US20080150011A1

公开(公告)日：2008-06-26

申请号：US11958646

申请日：2007-12-18

申请人： Simon Siu-Sing Chan ,  Lei Xue ,  YouSeok Suh ,  Amol Ramesh Joshi ,  Hidehiko Shiraiwa ,  Harpreet Sachar ,  Kuo-Tung Chang ,  Connie Pin Chin Wang ,  Paul R. Besser ,  Shenqing Fang ,  Meng Ding ,  Takashi Orimoto ,  Wei Zheng ,  Fred TK Cheung

发明人： Simon Siu-Sing Chan ,  Lei Xue ,  YouSeok Suh ,  Amol Ramesh Joshi ,  Hidehiko Shiraiwa ,  Harpreet Sachar ,  Kuo-Tung Chang ,  Connie Pin Chin Wang ,  Paul R. Besser ,  Shenqing Fang ,  Meng Ding ,  Takashi Orimoto ,  Wei Zheng ,  Fred TK Cheung

IPC分类号： H01L27/115 ,  H01L21/8247

CPC分类号： H01L27/11568 ,  H01L27/105 ,  H01L27/11573

摘要： A method for forming an integrated circuit system is provided including forming a substrate having a core region and a periphery region, forming a charge storage stack over the substrate in the core region, forming a gate stack with a stack header having a metal portion over the substrate in the periphery region, and forming a memory system with the stack header over the charge storage stack.

摘要翻译： 提供一种用于形成集成电路系统的方法，包括形成具有芯区域和周边区域的衬底，在芯区域中的衬底上形成电荷存储堆叠，形成具有堆叠集管的栅极堆叠，堆叠集束具有金属部分 衬底，并且在电荷存储堆叠上形成具有堆叠头的存储器系统。

公开(公告)号：US20080150000A1

公开(公告)日：2008-06-26

申请号：US11614839

申请日：2006-12-21

申请人： YouSeok Suh ,  Hidehiko Shiraiwa ,  Kuo-Tung Chang ,  Lei Xue ,  Meng Ding ,  Amol Ramesh Joshi ,  Shenqing Fang

发明人： YouSeok Suh ,  Hidehiko Shiraiwa ,  Kuo-Tung Chang ,  Lei Xue ,  Meng Ding ,  Amol Ramesh Joshi ,  Shenqing Fang

IPC分类号： H01L29/792 ,  H01L21/28

CPC分类号： H01L29/792 ,  H01L29/40117

摘要： A memory system includes a substrate, forming a first insulator over the substrate, forming a charge trap layer, having a composition for setting a predetermined electrical charge level, over the first insulator, and forming a second insulator over the charge trap layer.

摘要翻译： 存储器系统包括：衬底，在衬底上形成第一绝缘体，在第一绝缘体上形成具有用于设定预定电荷水平的组成的电荷陷阱层，以及在电荷陷阱层上形成第二绝缘体。

公开(公告)号：US07381620B1

公开(公告)日：2008-06-03

申请号：US11371023

申请日：2006-03-09

申请人： Boon-Yong Ang ,  Hidehiko Shiraiwa ,  Simon S. Chan ,  Harpreet K. Sachar ,  Mark Randolph

发明人： Boon-Yong Ang ,  Hidehiko Shiraiwa ,  Simon S. Chan ,  Harpreet K. Sachar ,  Mark Randolph

IPC分类号： H01L21/336

CPC分类号： H01L21/28282 ,  H01L21/3144 ,  H01L21/3162 ,  H01L27/11568

摘要： A method includes forming at least a portion of a semiconductor device in a processing chamber containing oxygen and removing substantially all of the oxygen from the processing chamber. The method further includes forming remaining portions of the semiconductor device in the processing chamber without the presence of oxygen.

摘要翻译： 一种方法包括在包含氧的处理室中形成半导体器件的至少一部分，并从处理室中去除基本上所有的氧。 该方法还包括在处理室内形成半导体器件的剩余部分而不存在氧气。

公开(公告)号：US07365389B1

公开(公告)日：2008-04-29

申请号：US11008233

申请日：2004-12-10

申请人： Joong Jeon ,  Wei Zheng ,  Mark Randolph ,  Meng Ding ,  Hidehiko Shiraiwa

发明人： Joong Jeon ,  Wei Zheng ,  Mark Randolph ,  Meng Ding ,  Hidehiko Shiraiwa

IPC分类号： H01L29/792

CPC分类号： H01L29/513 ,  H01L29/792

摘要： A semiconductor memory device may include an intergate dielectric layer of a high-K, high barrier height dielectric material interposed between a charge storage layer and a control gate. With this intergate high-K, high barrier height dielectric in place, the memory device may be efficiently erased using Fowler-Nordheim tunneling.

摘要翻译： 半导体存储器件可以包括介于电荷存储层和控制栅之间的高K，高势垒高电介质材料的隔间电介质层。 利用这种隔间高K，高势垒高电介质就位，可以使用Fowler-Nordheim隧道有效地擦除存储器件。