公开(公告)号：US6133773A

公开(公告)日：2000-10-17

申请号：US947477

申请日：1997-10-10

申请人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Leung Yu ,  Benedict Chung-Kwong Lau ,  Roxanne Vu

发明人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Leung Yu ,  Benedict Chung-Kwong Lau ,  Roxanne Vu

IPC分类号： H03K5/00 ,  H03K5/13 ,  H03H11/16

CPC分类号： H03K5/13 ,  H03K2005/00065 ,  H03K2005/00071 ,  H03K2005/00163 ,  H03K2005/00202 ,  H03K2005/00208 ,  H03K2005/00286

摘要： A method and apparatus for an adjustable phase interpolator is provided. The adjustable phase interpolator includes a phase interpolator circuit that has a voltage input and a voltage output. The adjustable phase interpolator further includes a controllable capacitive load coupled to either the input or the output of the phase interpolator circuit. The controllable capacitive load is designed to add or subtract capacitance to the adjustable phase interpolator.

摘要翻译： 提供了一种用于可调相位内插器的方法和装置。 可调相位内插器包括具有电压输入和电压输出的相位内插器电路。 可调相位内插器还包括耦合到相位内插器电路的输入或输出的可控容性负载。 可控容性负载被设计为向可调相位内插器增加或减去电容。

公开(公告)号：US07337294B2

公开(公告)日：2008-02-26

申请号：US11609135

申请日：2006-12-11

申请人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Richard M. Barth ,  Paul G. Davis ,  Ely K. Tsern

发明人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Richard M. Barth ,  Paul G. Davis ,  Ely K. Tsern

IPC分类号： G06F13/16

CPC分类号： G11C7/1048 ,  G06F13/1689 ,  G11C7/22 ,  G11C7/222 ,  G11C2207/2254

摘要： A method and apparatus for adjusting the performance of a memory system is provided. A memory system comprises a master device and a slave device. A memory channel couples the master device to the slave device such that the slave device receives the system operating information from the master device via the memory channel. The slave device further includes means for tuning circuitry within the slave device such that the performance of the memory system is improved.

摘要翻译： 提供了一种用于调整存储器系统的性能的方法和装置。 存储器系统包括主设备和从设备。 存储器通道将主设备耦合到从设备，使得从设备经由存储器通道从主设备接收系统操作信息。 从设备还包括用于在从设备内调谐电路的装置，从而提高存储器系统的性能。

公开(公告)号：US20080162759A1

公开(公告)日：2008-07-03

申请号：US12036598

申请日：2008-02-25

申请人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Richard M. Barth ,  Paul G. Davis ,  Ely K. Tsern

发明人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Richard M. Barth ,  Paul G. Davis ,  Ely K. Tsern

IPC分类号： G06F13/18

CPC分类号： G11C7/1048 ,  G06F13/1689 ,  G11C7/22 ,  G11C7/222 ,  G11C2207/2254

摘要： A method and apparatus for adjusting the performance of a memory system is provided. A memory system comprises a master device and a slave device. A memory channel couples the master device to the slave device such that the slave device receives the system operating information from the master device via the memory channel. The slave device further includes means for tuning circuitry within the slave device such that the performance of the memory system is improved.

摘要翻译： 提供了一种用于调整存储器系统的性能的方法和装置。 存储器系统包括主设备和从设备。 存储器通道将主设备耦合到从设备，使得从设备经由存储器通道从主设备接收系统操作信息。 从设备还包括用于在从设备内调谐电路的装置，从而提高存储器系统的性能。

公开(公告)号：US06553452B2

公开(公告)日：2003-04-22

申请号：US10051957

申请日：2002-01-18

申请人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Richard M. Barth ,  Paul G. Davis ,  Ely K. Tsern

发明人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Richard M. Barth ,  Paul G. Davis ,  Ely K. Tsern

IPC分类号： G06F1200

CPC分类号： G11C7/1048 ,  G06F13/1689 ,  G11C7/22 ,  G11C7/222 ,  G11C2207/2254

摘要： A synchronous dynamic random access memory device having an array of dynamic memory cells. The memory device includes input receiver circuitry to sample a value that is representative of a range of temperatures. In addition, the memory device includes a programmable register, coupled to the input receiver circuitry, to store the value that is representative of the range of temperatures.

摘要翻译： 一种具有动态存储单元阵列的同步动态随机存取存储器件。 存储器件包括用于对表示温度范围的值进行采样的输入接收器电路。 此外，存储器件包括耦合到输入接收器电路的可编程寄存器，以存储代表温度范围的值。

公开(公告)号：US08296540B2

公开(公告)日：2012-10-23

申请号：US12036598

申请日：2008-02-25

申请人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Richard M. Barth ,  Paul G. Davis ,  Ely K. Tsern

发明人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Richard M. Barth ,  Paul G. Davis ,  Ely K. Tsern

IPC分类号： G11C7/04 ,  G01K1/00 ,  G01K3/00 ,  G01K15/00 ,  G01M1/38 ,  G06F3/00 ,  G06F12/00

CPC分类号： G11C7/1048 ,  G06F13/1689 ,  G11C7/22 ,  G11C7/222 ,  G11C2207/2254

摘要： A method and apparatus for adjusting the performance of a memory system is provided. A memory system comprises a master device and a slave device. A memory channel couples the master device to the slave device such that the slave device receives the system operating information from the master device via the memory channel. The slave device further includes tuning circuitry within the slave device such that the performance of the memory system is improved.

摘要翻译： 提供了一种用于调整存储器系统的性能的方法和装置。 存储器系统包括主设备和从设备。 存储器通道将主设备耦合到从设备，使得从设备经由存储器通道从主设备接收系统操作信息。 从设备还包括从设备内的调谐电路，从而提高存储系统的性能。

公开(公告)号：US06513103B1

公开(公告)日：2003-01-28

申请号：US08948774

申请日：1997-10-10

申请人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Richard M. Barth ,  Paul G. Davis ,  Ely K. Tsern

发明人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Richard M. Barth ,  Paul G. Davis ,  Ely K. Tsern

IPC分类号： G06F1314

CPC分类号： G11C7/1048 ,  G06F13/1689 ,  G11C7/22 ,  G11C7/222 ,  G11C2207/2254

摘要： A method and apparatus for adjusting the performance of a memory system is provided. A memory system comprises a master device and a slave device. A memory channel couples the master device to the slave device such that the slave device receives the system operating information from the master device via the memory channel. The slave device further includes means for tuning circuitry within the slave device such that the performance of the memory system is improved.

摘要翻译： 提供了一种用于调整存储器系统的性能的方法和装置。 存储器系统包括主设备和从设备。 存储器通道将主设备耦合到从设备，使得从设备经由存储器通道从主设备接收系统操作信息。 从设备还包括用于在从设备内调谐电路的装置，从而提高存储器系统的性能。

公开(公告)号：US07149856B2

公开(公告)日：2006-12-12

申请号：US10386210

申请日：2003-03-10

申请人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Richard M. Barth ,  Paul G. Davis ,  Ely K. Tsern

发明人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Richard M. Barth ,  Paul G. Davis ,  Ely K. Tsern

IPC分类号： G06F13/00

CPC分类号： G11C7/1048 ,  G06F13/1689 ,  G11C7/22 ,  G11C7/222 ,  G11C2207/2254

摘要： A method and apparatus for adjusting the performance of a memory system is provided. A memory control device comprises a master device including a frequency detector, a memory channel, and a memory device coupled to the master device via the memory channel. The memory device includes a decoder designed to receive a control signal from the master device. A clock recovery and alignment circuit receives the control signal from the decoder and adjusts the operating frequency of the memory device in response to the control signal.

公开(公告)号：US06950956B2

公开(公告)日：2005-09-27

申请号：US10700655

申请日：2003-11-03

申请人： Jared LeVan Zerbe ,  Kevin S. Donnelly ,  Stefanos Sidiropoulos ,  Donald C. Stark ,  Mark A. Horowitz ,  Leung Yu ,  Roxanne Vu ,  Jun Kim ,  Bruno W. Garlepp ,  Tsyr-Chyang Ho ,  Benedict Chung-Kwong Lau

发明人： Jared LeVan Zerbe ,  Kevin S. Donnelly ,  Stefanos Sidiropoulos ,  Donald C. Stark ,  Mark A. Horowitz ,  Leung Yu ,  Roxanne Vu ,  Jun Kim ,  Bruno W. Garlepp ,  Tsyr-Chyang Ho ,  Benedict Chung-Kwong Lau

IPC分类号： G06F1/10 ,  G06F13/42 ,  G06F1/12

CPC分类号： G06F13/364 ,  G06F1/10 ,  G06F3/061 ,  G06F3/0659 ,  G06F3/0679 ,  G06F12/0246 ,  G06F13/1689 ,  G06F13/1694 ,  G06F13/404 ,  G06F13/4243 ,  G06F13/4282 ,  G06F2212/7201 ,  G06F2212/7207 ,  G11C7/1045 ,  H04L7/0008 ,  H04L7/033

摘要： An integrated circuit device includes a receiver, a register and a clock circuit. The receiver samples data from an external signal line in response to an internal clock signal. The register stores a value that represents a timing offset to adjust the time at which the data is sampled. The clock circuit generates the internal clock signal such that the internal clock signal maintains a controlled timing relationship with respect to an external clock signal. The clock circuit includes an interpolator that phase mixes a set of reference clock signals such that the internal clock signal is phase offset in accordance with the value.

摘要翻译： 集成电路装置包括接收器，寄存器和时钟电路。 接收机响应于内部时钟信号从外部信号线采样数据。 寄存器存储一个表示定时偏移量的值，以调整数据采样的时间。 时钟电路产生内部时钟信号，使得内部时钟信号相对于外部时钟信号保持受控的定时关系。 时钟电路包括内插器，其相位混合一组参考时钟信号，使得内部时钟信号根据该值相位偏移。

公开(公告)号：US08630317B2

公开(公告)日：2014-01-14

申请号：US13447080

申请日：2012-04-13

申请人： Jared LeVan Zerbe ,  Kevin S. Donnelly ,  Stefanos Sidiropoulos ,  Donald C. Stark ,  Mark A. Horowitz ,  Leung Yu ,  Roxanne Vu ,  Jun Kim ,  Bruno W. Garlepp ,  Tsyr-Chyang Ho ,  Benedict Chung-Kwong Lau

发明人： Jared LeVan Zerbe ,  Kevin S. Donnelly ,  Stefanos Sidiropoulos ,  Donald C. Stark ,  Mark A. Horowitz ,  Leung Yu ,  Roxanne Vu ,  Jun Kim ,  Bruno W. Garlepp ,  Tsyr-Chyang Ho ,  Benedict Chung-Kwong Lau

IPC分类号： H04J3/06 ,  G06F1/12

CPC分类号： G06F13/364 ,  G06F1/10 ,  G06F3/061 ,  G06F3/0659 ,  G06F3/0679 ,  G06F12/0246 ,  G06F13/1689 ,  G06F13/1694 ,  G06F13/404 ,  G06F13/4243 ,  G06F13/4282 ,  G06F2212/7201 ,  G06F2212/7207 ,  G11C7/1045 ,  H04L7/0008 ,  H04L7/033

摘要： An integrated circuit device includes a transmitter circuit operable to transmit a timing signal over a first wire to a DRAM. The DRAM receives a first signal having a balanced number of logical zero-to-one transitions and one-to-zero transitions and samples the first signal at a rising edge of the timing signal to produce a respective sampled value. The device further includes a receiver circuit to receive the respective sampled value from the DRAM over a plurality of wires separate from the first wire. In a first mode, the transmitter circuit repeatedly transmits incrementally offset versions of the timing signal to the DRAM until sampled values received from the DRAM change from a logical zero to a logical one or vice versa; and in a second mode, it transmits write data over the plurality of wires to the DRAM according to a write timing offset generated based on the sampled values.

摘要翻译： 集成电路装置包括发射机电路，其可操作以通过第一导线将定时信号发送到DRAM。 DRAM接收具有平衡数量的逻辑零到一转换和一到零转换的第一信号，并且在定时信号的上升沿采样第一信号以产生相应的采样值。 该装置还包括一个接收器电路，用于从与第一线分开的多个线上的DRAM接收相应的采样值。 在第一模式中，发射机电路重复地将定时信号的增量偏移版本发送到DRAM，直到从DRAM接收到的采样值从逻辑0变为逻辑0，反之亦然; 并且在第二模式中，它根据基于采样值产生的写定时偏移，将多条线上的写数据发送到DRAM。

公开(公告)号：US20120204054A1

公开(公告)日：2012-08-09

申请号：US13447080

申请日：2012-04-13

申请人： Jared LeVan Zerbe ,  Kevin S. Donnelly ,  Stefanos Sidiropoulos ,  Donald C. Stark ,  Mark A. Horowitz ,  Leung Yu ,  Roxanne Vu ,  Jun Kim ,  Bruno W. Garlepp ,  Tsyr-Chyang Ho ,  Benedict Chung-Kwong Lau

发明人： Jared LeVan Zerbe ,  Kevin S. Donnelly ,  Stefanos Sidiropoulos ,  Donald C. Stark ,  Mark A. Horowitz ,  Leung Yu ,  Roxanne Vu ,  Jun Kim ,  Bruno W. Garlepp ,  Tsyr-Chyang Ho ,  Benedict Chung-Kwong Lau

IPC分类号： G06F1/12

CPC分类号： G06F13/364 ,  G06F1/10 ,  G06F3/061 ,  G06F3/0659 ,  G06F3/0679 ,  G06F12/0246 ,  G06F13/1689 ,  G06F13/1694 ,  G06F13/404 ,  G06F13/4243 ,  G06F13/4282 ,  G06F2212/7201 ,  G06F2212/7207 ,  G11C7/1045 ,  H04L7/0008 ,  H04L7/033

摘要： An integrated circuit device includes a transmitter circuit operable to transmit a timing signal over a first wire to a DRAM. The DRAM receives a first signal having a balanced number of logical zero-to-one transitions and one-to-zero transitions and samples the first signal at a rising edge of the timing signal to produce a respective sampled value. The device further includes a receiver circuit to receive the respective sampled value from the DRAM over a plurality of wires separate from the first wire. In a first mode, the transmitter circuit repeatedly transmits incrementally offset versions of the timing signal to the DRAM until sampled values received from the DRAM change from a logical zero to a logical one or vice versa; and in a second mode, it transmits write data over the plurality of wires to the DRAM according to a write timing offset generated based on the sampled values.

摘要翻译： 集成电路装置包括发射机电路，其可操作以通过第一导线将定时信号发送到DRAM。 DRAM接收具有平衡数量的逻辑零到一转换和一到零转换的第一信号，并且在定时信号的上升沿采样第一信号以产生相应的采样值。 该装置还包括一个接收器电路，用于从与第一线分开的多个线上的DRAM接收相应的采样值。 在第一模式中，发射机电路重复地将定时信号的增量偏移版本发送到DRAM，直到从DRAM接收到的采样值从逻辑0变为逻辑0，反之亦然; 并且在第二模式中，它根据基于采样值产生的写定时偏移，将多条线上的写数据发送到DRAM。