公开(公告)号：US20050237117A1

公开(公告)日：2005-10-27

申请号：US10828667

申请日：2004-04-21

申请人： Roxanne Vu ,  Huy Nguyen ,  Benedict Lau

发明人： Roxanne Vu ,  Huy Nguyen ,  Benedict Lau

IPC分类号： H03L7/00 ,  H03L7/089 ,  H03L7/093 ,  H03L7/107 ,  H03L7/18 ,  H04L7/033

CPC分类号： H03L7/0898 ,  H03L7/093 ,  H03L7/107 ,  H03L7/1072 ,  H03L7/1075 ,  H03L7/18 ,  H04L7/033

摘要： A PLL circuit and method provides an adjustable operating frequency range by using at least two VCOs. In an embodiment of the present invention, circuit components of a PLL are adjusted in order to obtain a selected frequency range. In particular, a gain of a charge pump and resistance of a filter is adjusted responsive to a control signal. In alternate embodiments of the present invention, a voltage regulator, including an operational amplifier, is coupled to the output of the filter and the respective inputs of two VCOs. An output multiplexer then selects a VCO output responsive to the control signal. In another embodiment of the present invention, a multiplexer is coupled to the output of the voltage regulator to select which VCO receives a buffered voltage. In another embodiment of the present invention, respective operational amplifiers that may be enabled or disabled responsive to the control signal are coupled to a filter output and respective VCO inputs in order to provide an adjustable frequency range.

摘要翻译： PLL电路和方法通过使用至少两个VCO提供可调节的工作频率范围。 在本发明的一个实施例中，调整PLL的电路部件以获得选定的频率范围。 特别地，响应于控制信号调整电荷泵的增益和滤波器的电阻。 在本发明的替代实施例中，包括运算放大器的电压调节器耦合到滤波器的输出端和两个VCO的相应输入端。 然后，输出多路复用器响应于控制信号选择VCO输出。 在本发明的另一个实施例中，多路复用器耦合到电压调节器的输出以选择哪个VCO接收缓冲电压。 在本发明的另一个实施例中，可以响应于控制信号使能或禁用的各个运算放大器被耦合到滤波器输出和相应的VCO输入，以便提供可调节的频率范围。

公开(公告)号：US20050226088A1

公开(公告)日：2005-10-13

申请号：US11142574

申请日：2005-06-01

申请人： Leung Yu ,  Roxanne Vu ,  Benedict Lau ,  Huy Nguyen ,  James Gasbarro

发明人： Leung Yu ,  Roxanne Vu ,  Benedict Lau ,  Huy Nguyen ,  James Gasbarro

IPC分类号： G11C7/10 ,  G11C8/00 ,  G11C29/02 ,  H03K19/003

CPC分类号： G11C7/1057 ,  G11C7/1048 ,  G11C7/1051 ,  G11C7/1069 ,  G11C7/1078 ,  G11C7/1084 ,  G11C29/02 ,  G11C29/022 ,  G11C29/028 ,  G11C2029/0401 ,  G11C2029/5004 ,  G11C2207/2254 ,  H03K19/00384

摘要： An apparatus is described having a feedback loop. The feedback loop has an output that approaches a steady state as a data line voltage approaches a reference voltage. The apparatus also includes a driving transistor that drives the data line. The driving transistor has an output impedance that is controlled by the feedback loop output, the feedback loop output keeps the driving transistor output impedance within a high output impedance region when the feedback loop output reaches the steady state.

摘要翻译： 描述了具有反馈回路的装置。 当数据线电压接近参考电压时，反馈回路具有接近稳态的输出。 该装置还包括驱动数据线的驱动晶体管。 驱动晶体管具有由反馈环路输出控制的输出阻抗，当反馈环路输出达到稳定状态时，反馈环路输出将驱动晶体管输出阻抗保持在高输出阻抗区域内。

公开(公告)号：US06950956B2

公开(公告)日：2005-09-27

申请号：US10700655

申请日：2003-11-03

申请人： Jared LeVan Zerbe ,  Kevin S. Donnelly ,  Stefanos Sidiropoulos ,  Donald C. Stark ,  Mark A. Horowitz ,  Leung Yu ,  Roxanne Vu ,  Jun Kim ,  Bruno W. Garlepp ,  Tsyr-Chyang Ho ,  Benedict Chung-Kwong Lau

发明人： Jared LeVan Zerbe ,  Kevin S. Donnelly ,  Stefanos Sidiropoulos ,  Donald C. Stark ,  Mark A. Horowitz ,  Leung Yu ,  Roxanne Vu ,  Jun Kim ,  Bruno W. Garlepp ,  Tsyr-Chyang Ho ,  Benedict Chung-Kwong Lau

IPC分类号： G06F1/10 ,  G06F13/42 ,  G06F1/12

CPC分类号： G06F13/364 ,  G06F1/10 ,  G06F3/061 ,  G06F3/0659 ,  G06F3/0679 ,  G06F12/0246 ,  G06F13/1689 ,  G06F13/1694 ,  G06F13/404 ,  G06F13/4243 ,  G06F13/4282 ,  G06F2212/7201 ,  G06F2212/7207 ,  G11C7/1045 ,  H04L7/0008 ,  H04L7/033

摘要： An integrated circuit device includes a receiver, a register and a clock circuit. The receiver samples data from an external signal line in response to an internal clock signal. The register stores a value that represents a timing offset to adjust the time at which the data is sampled. The clock circuit generates the internal clock signal such that the internal clock signal maintains a controlled timing relationship with respect to an external clock signal. The clock circuit includes an interpolator that phase mixes a set of reference clock signals such that the internal clock signal is phase offset in accordance with the value.

摘要翻译： 集成电路装置包括接收器，寄存器和时钟电路。 接收机响应于内部时钟信号从外部信号线采样数据。 寄存器存储一个表示定时偏移量的值，以调整数据采样的时间。 时钟电路产生内部时钟信号，使得内部时钟信号相对于外部时钟信号保持受控的定时关系。 时钟电路包括内插器，其相位混合一组参考时钟信号，使得内部时钟信号根据该值相位偏移。

公开(公告)号：US20050057278A1

公开(公告)日：2005-03-17

申请号：US10925544

申请日：2004-08-24

申请人： Huy Nguyen ,  Benedict Lau ,  Roxanne Vu

发明人： Huy Nguyen ,  Benedict Lau ,  Roxanne Vu

IPC分类号： H03K17/16 ,  H03K19/00 ,  H03K19/017 ,  H03K19/094

CPC分类号： H03K19/0013 ,  H03K17/166 ,  H03K19/01735

摘要： An improved, open-loop push-pull driver is described. Closed-loop feedback loop techniques for control of the push-pull driver are described. These techniques are particularly well adapted to control shoot-through current in a push-pull driver circuit.

摘要翻译： 描述了改进的开环推挽式驱动器。 描述了用于控制推挽驱动器的闭环反馈回路技术。 这些技术特别适用于控制推挽式驱动电路中的直通电流。

公开(公告)号：US6133773A

公开(公告)日：2000-10-17

申请号：US947477

申请日：1997-10-10

申请人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Leung Yu ,  Benedict Chung-Kwong Lau ,  Roxanne Vu

发明人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Leung Yu ,  Benedict Chung-Kwong Lau ,  Roxanne Vu

IPC分类号： H03K5/00 ,  H03K5/13 ,  H03H11/16

CPC分类号： H03K5/13 ,  H03K2005/00065 ,  H03K2005/00071 ,  H03K2005/00163 ,  H03K2005/00202 ,  H03K2005/00208 ,  H03K2005/00286

摘要： A method and apparatus for an adjustable phase interpolator is provided. The adjustable phase interpolator includes a phase interpolator circuit that has a voltage input and a voltage output. The adjustable phase interpolator further includes a controllable capacitive load coupled to either the input or the output of the phase interpolator circuit. The controllable capacitive load is designed to add or subtract capacitance to the adjustable phase interpolator.

摘要翻译： 提供了一种用于可调相位内插器的方法和装置。 可调相位内插器包括具有电压输入和电压输出的相位内插器电路。 可调相位内插器还包括耦合到相位内插器电路的输入或输出的可控容性负载。 可控容性负载被设计为向可调相位内插器增加或减去电容。

公开(公告)号：US20120204054A1

公开(公告)日：2012-08-09

申请号：US13447080

申请日：2012-04-13

申请人： Jared LeVan Zerbe ,  Kevin S. Donnelly ,  Stefanos Sidiropoulos ,  Donald C. Stark ,  Mark A. Horowitz ,  Leung Yu ,  Roxanne Vu ,  Jun Kim ,  Bruno W. Garlepp ,  Tsyr-Chyang Ho ,  Benedict Chung-Kwong Lau

发明人： Jared LeVan Zerbe ,  Kevin S. Donnelly ,  Stefanos Sidiropoulos ,  Donald C. Stark ,  Mark A. Horowitz ,  Leung Yu ,  Roxanne Vu ,  Jun Kim ,  Bruno W. Garlepp ,  Tsyr-Chyang Ho ,  Benedict Chung-Kwong Lau

IPC分类号： G06F1/12

CPC分类号： G06F13/364 ,  G06F1/10 ,  G06F3/061 ,  G06F3/0659 ,  G06F3/0679 ,  G06F12/0246 ,  G06F13/1689 ,  G06F13/1694 ,  G06F13/404 ,  G06F13/4243 ,  G06F13/4282 ,  G06F2212/7201 ,  G06F2212/7207 ,  G11C7/1045 ,  H04L7/0008 ,  H04L7/033

摘要： An integrated circuit device includes a transmitter circuit operable to transmit a timing signal over a first wire to a DRAM. The DRAM receives a first signal having a balanced number of logical zero-to-one transitions and one-to-zero transitions and samples the first signal at a rising edge of the timing signal to produce a respective sampled value. The device further includes a receiver circuit to receive the respective sampled value from the DRAM over a plurality of wires separate from the first wire. In a first mode, the transmitter circuit repeatedly transmits incrementally offset versions of the timing signal to the DRAM until sampled values received from the DRAM change from a logical zero to a logical one or vice versa; and in a second mode, it transmits write data over the plurality of wires to the DRAM according to a write timing offset generated based on the sampled values.

摘要翻译： 集成电路装置包括发射机电路，其可操作以通过第一导线将定时信号发送到DRAM。 DRAM接收具有平衡数量的逻辑零到一转换和一到零转换的第一信号，并且在定时信号的上升沿采样第一信号以产生相应的采样值。 该装置还包括一个接收器电路，用于从与第一线分开的多个线上的DRAM接收相应的采样值。 在第一模式中，发射机电路重复地将定时信号的增量偏移版本发送到DRAM，直到从DRAM接收到的采样值从逻辑0变为逻辑0，反之亦然; 并且在第二模式中，它根据基于采样值产生的写定时偏移，将多条线上的写数据发送到DRAM。

公开(公告)号：US20090327789A1

公开(公告)日：2009-12-31

申请号：US12430836

申请日：2009-04-27

申请人： Jared LeVan Zerbe ,  Kevin S. Donnelly ,  Stefanos Sidiropoulos ,  Donald C. Stark ,  Mark A. Horowitz ,  Leung Yu ,  Roxanne Vu ,  Jun Kim ,  Bruno W. Garlepp ,  Tsyr-Chyang Ho ,  Benedict Chung-Kwong Lau

发明人： Jared LeVan Zerbe ,  Kevin S. Donnelly ,  Stefanos Sidiropoulos ,  Donald C. Stark ,  Mark A. Horowitz ,  Leung Yu ,  Roxanne Vu ,  Jun Kim ,  Bruno W. Garlepp ,  Tsyr-Chyang Ho ,  Benedict Chung-Kwong Lau

IPC分类号： G06F11/00 ,  G06F1/12

CPC分类号： G06F13/364 ,  G06F1/10 ,  G06F3/061 ,  G06F3/0659 ,  G06F3/0679 ,  G06F12/0246 ,  G06F13/1689 ,  G06F13/1694 ,  G06F13/404 ,  G06F13/4243 ,  G06F13/4282 ,  G06F2212/7201 ,  G06F2212/7207 ,  G11C7/1045 ,  H04L7/0008 ,  H04L7/033

摘要： A system includes a first integrated circuit device and a second integrated circuit device. The first device transmits a data sequence to the second integrated circuit device, and the second device samples the data sequence to produce receiver data. The second device then transmits the receiver data back to the first device. Within the first integrated circuit device, a comparison between the data sequence and the receiver data is performed, and based on the comparison, the first device generates information representative of a calibrated timing offset. The first device uses the information representative of the calibrated timing offset to adjust timing associated with transferring write data from the first integrated circuit to the second integrated circuit.

摘要翻译： 一种系统包括第一集成电路装置和第二集成电路装置。 第一设备将数据序列发送到第二集成电路设备，并且第二设备对数据序列进行采样以产生接收机数据。 然后，第二设备将接收机数据发送回第一设备。 在第一集成电路装置内，执行数据序列与接收机数据之间的比较，并且基于比较，第一装置产生表示经校准的定时偏移的信息。 第一设备使用代表校准的定时偏移的信息来调整与从第一集成电路向第二集成电路传送写入数据相关联的定时。

公开(公告)号：US07095265B2

公开(公告)日：2006-08-22

申请号：US11101958

申请日：2005-04-08

申请人： Huy Nguyen ,  Roxanne Vu ,  Benedict Lau

发明人： Huy Nguyen ,  Roxanne Vu ,  Benedict Lau

IPC分类号： G06F1/04

CPC分类号： H03K5/133 ,  G06F1/10 ,  H03K2005/00039 ,  H03K2005/00078 ,  H03K2005/00143

摘要： Described are methods and systems for distributing low-skew, predictably timed clock signals. A clock distribution network includes a plurality of dynamically adjustable clock buffers. A control circuit connected to each clock buffer controls the delays through the clock buffers in response to process, voltage, and temperature variations, and consequently maintains a relatively constant signal-propagation delay through the network. In one embodiment, each clock buffer includes skew-offset circuitry that adds to or subtracts from the PVT compensated delay values provided by the PVT control circuit to simplify clock skew minimization.

摘要翻译： 描述了用于分配低偏移，可预测的定时时钟信号的方法和系统。 时钟分配网络包括多个可动态调整的时钟缓冲器。 连接到每个时钟缓冲器的控制电路响应于过程，电压和温度变化来控制通过时钟缓冲器的延迟，并且因此通过网络维持相对恒定的信号传播延迟。 在一个实施例中，每个时钟缓冲器包括倾斜偏移电路，其增加或减去由PVT控制电路提供的PVT补偿延迟值，以简化时钟偏差最小化。

公开(公告)号：US07015721B2

公开(公告)日：2006-03-21

申请号：US10925544

申请日：2004-08-24

申请人： Huy M. Nguyen ,  Benedict Lau ,  Roxanne Vu

发明人： Huy M. Nguyen ,  Benedict Lau ,  Roxanne Vu

IPC分类号： H03K19/0175

CPC分类号： H03K19/0013 ,  H03K17/166 ,  H03K19/01735

摘要： An improved, open-loop push-pull driver is described. Closed-loop feedback loop techniques for control of the push-pull driver are described. These techniques are particularly well adapted to control shoot-through current in a push-pull driver circuit.

摘要翻译： 描述了改进的开环推挽式驱动器。 描述了用于控制推挽驱动器的闭环反馈回路技术。 这些技术特别适用于控制推挽式驱动电路中的直通电流。

公开(公告)号：US06600338B1

公开(公告)日：2003-07-29

申请号：US09849755

申请日：2001-05-04

申请人： Huy Nguyen ,  Roxanne Vu ,  Benedict Lau ,  Jade Kizer

发明人： Huy Nguyen ,  Roxanne Vu ,  Benedict Lau ,  Jade Kizer

IPC分类号： H03K190175

CPC分类号： H03K19/018528

摘要： A circuit and method for level-shifting an input signal are disclosed that provide for level-shifting of a the input signal where an external voltage level is greater than an internal voltage of the signal. In the present invention, the input signal is compared to a reference signal to produce a differential current signal reflecting the logic level of the input signal. The differential current signal is reflected through a pair of current mirrors operating from the external voltage level to drive a pair of resistive loads. Each of the resistive loads is coupled in series with a current sink between the internal supply voltage and a ground voltage. As a result, the input signal may be received and level-shifted with gain even when the internal supply voltage is less than twice a transistor threshold voltage without introducing significant distortion to the received signal.

摘要翻译： 公开了用于电平移位输入信号的电路和方法，其提供输入信号的电平移位，其中外部电压电平大于信号的内部电压。 在本发明中，将输入信号与参考信号进行比较，以产生反映输入信号的逻辑电平的差分电流信号。 差分电流信号通过从外部电压电平工作的一对电流镜反射，以驱动一对电阻负载。 每个电阻负载与内部电源电压和接地电压之间的电流吸收器串联耦合。 结果，即使当内部电源电压小于晶体管阈值电压的两倍时，也可以接收输入信号并进行电平移位，而不会对接收到的信号引入显着的失真。