公开(公告)号：US6153933A

公开(公告)日：2000-11-28

申请号：US925821

申请日：1997-09-05

申请人： Darin A. Chan ,  Steven C. Avanzino ,  Subramanian Venkatkrishnan ,  Minh Van Ngo ,  Christy Mei-Chu Woo de la Girond'arc ,  Diana M. Schonauer

发明人： Darin A. Chan ,  Steven C. Avanzino ,  Subramanian Venkatkrishnan ,  Minh Van Ngo ,  Christy Mei-Chu Woo de la Girond'arc ,  Diana M. Schonauer

IPC分类号： H01L21/768 ,  H01L23/532 ,  H01L23/48

CPC分类号： H01L21/76819 ,  H01L23/5329 ,  H01L2924/0002

摘要： A multiple-layer interconnect structure in an integrated circuit, is formed using damascene techniques. A first layer interconnect has a first dielectric layer through which at least one first layer conductor extends. A second layer interconnect is then formed on the first layer interconnect. The second layer interconnect also includes a second layer dielectric through which at least one second layer conductor extends. However, the second layer interconnect is created by first forming a thick second later dielectric layer and then reducing the thickness of the second layer dielectric prior to a patterning step. As a result topographical irregularities that may have carried over to the second layer interconnect from the first layer interconnect are removed by providing a substantially planar surface on the second layer dielectric.

摘要翻译： 使用镶嵌技术形成集成电路中的多层互连结构。 第一层互连具有第一介电层，至少一个第一层导体通过第一介电层延伸。 然后在第一层互连上形成第二层互连。 第二层互连还包括第二层电介质，至少一层第二层导体延伸穿过第二层电介质。 然而，第二层互连通过首先形成厚的第二次介质层，然后在图案化步骤之前减小第二层电介质的厚度而产生。 因此，可以通过在第二层电介质上提供基本平坦的表面来去除可能已经承载到来自第一层互连的第二层互连的拓扑不规则。

公开(公告)号：US6060393A

公开(公告)日：2000-05-09

申请号：US993888

申请日：1997-12-18

申请人： Minh Van Ngo ,  Darin A. Chan ,  David K. Foote

发明人： Minh Van Ngo ,  Darin A. Chan ,  David K. Foote

IPC分类号： H01L21/768 ,  H01L21/304

CPC分类号： H01L21/76895 ,  H01L21/76801

摘要： A deposition method allows for the forming of a uniform dielectric stop layer that is substantially void of defects caused by outgassing effects. The stop layer is deposited in a reactor chamber at a higher than normal temperature of at least 480.degree. C. The stop layer is then combined with an overlying dielectric layer to provide an inter-level dielectric structure through which a local interconnect can be formed to provide a conductive path to one or more regions of the underlying semiconductor devices.

摘要翻译： 沉积方法允许形成基本上没有由除气效应引起的缺陷的均匀的电介质停止层。 停止层沉积在高于至少480℃的常温的反应器室中。然后将停止层与覆盖的介电层组合以提供层间电介质结构，通过该层间电介质结构可以形成局部互连 为下面的半导体器件的一个或多个区域提供导电路径。

公开(公告)号：US6127261A

公开(公告)日：2000-10-03

申请号：US559054

申请日：1995-11-16

申请人： Minh Van Ngo ,  Darin A. Chan

发明人： Minh Van Ngo ,  Darin A. Chan

IPC分类号： H01L21/768 ,  H01L23/532 ,  H01L21/316

CPC分类号： H01L21/76801 ,  H01L21/76829 ,  H01L23/5329 ,  H01L2924/0002

摘要： A method of depositing a premetal dielectric layer involves deposition of a triple premetal dielectric layer in in-situ deposition in a single fabrication tool with each subsequent layer being deposited after a previous layer with no intervening handling step. Thus, no intervening cleaning steps or other intermediate steps are performed.

摘要翻译： 沉积预金属介电层的方法包括在单一制造工具中原位沉积中沉积三重预金属介电层，其中每个后续层在先前层之后沉积，而不需要中间处理步骤。 因此，不执行介入的清洁步骤或其他中间步骤。

公开(公告)号：US6060404A

公开(公告)日：2000-05-09

申请号：US924130

申请日：1997-09-05

申请人： Minh Van Ngo ,  Darin A. Chan ,  Sey-Ping Sun ,  Terri Kitson ,  John Caffall

发明人： Minh Van Ngo ,  Darin A. Chan ,  Sey-Ping Sun ,  Terri Kitson ,  John Caffall

IPC分类号： H01L21/314 ,  H01L21/768 ,  H01L21/72

CPC分类号： H01L21/76801 ,  H01L21/3144 ,  H01L21/76834 ,  H01L21/76895

摘要： An in-situ deposition method allows for the forming of a dielectric layer suitable for use in forming a conductive path in a semiconductor wafer. The method includes depositing a thin SiO.sub.x N.sub.y stop layer on top of a semiconductor wafer within a chemical vapor deposition (CVD) reactor chamber having a low pressure, maintaining the low pressure following the deposition of the SiO.sub.x N.sub.y stop layer, and then depositing a thick TEOS oxide dielectric layer on the SiO.sub.x N.sub.y stop layer within the CVD reactor chamber. The in-situ deposition process reduces outgassing defects that would normally form at the interface between the SiON stop layer and the TEOS oxide dielectric layer.

摘要翻译： 原位沉积方法允许形成适合用于在半导体晶片中形成导电路径的电介质层。 该方法包括在具有低压的化学气相沉积（CVD）反应器室内的半导体晶片的顶部上沉积薄的SiOxNy阻挡层，保持在沉积SiO x N y终止层之后的低压，然后沉积厚的TEOS氧化物 在CVD反应器室内的SiOxNy停止层上的介电层。 原位沉积过程减少了通常在SiON阻挡层和TEOS氧化物介电层之间的界面处形成的除气缺陷。

公开(公告)号：US6114235A

公开(公告)日：2000-09-05

申请号：US924571

申请日：1997-09-05

申请人： David K. Foote ,  Minh Van Ngo ,  Christopher F. Lyons ,  Fei Wang ,  Raymond T. Lee ,  William G. En ,  Susan H. Chen ,  Darin A. Chan

发明人： David K. Foote ,  Minh Van Ngo ,  Christopher F. Lyons ,  Fei Wang ,  Raymond T. Lee ,  William G. En ,  Susan H. Chen ,  Darin A. Chan

IPC分类号： H01L21/027 ,  H01L21/311 ,  H01L21/314 ,  H01L21/768 ,  H01L21/44

CPC分类号： H01L21/0276 ,  H01L21/31144 ,  H01L21/76802 ,  H01L21/76829 ,  H01L21/7684 ,  H01L21/3145 ,  Y10S438/945

摘要： A multipurpose cap layer serves as a bottom anti-reflective coating (BARC) during the formation of a resist mask, a hardmask during subsequent etching processes, a hardened surface during subsequent deposition and planarization processes, and optionally as a diffusion barrier to mobile ions from subsequently deposited materials.

摘要翻译： 在形成抗蚀剂掩模，后续蚀刻工艺期间的硬掩模，随后的沉积和平坦化工艺期间的硬化表面，以及任选地作为对移动离子的扩散阻挡层，多功能盖层用作底部抗反射涂层（BARC） 随后沉积材料。

公开(公告)号：US6022799A

公开(公告)日：2000-02-08

申请号：US993828

申请日：1997-12-18

申请人： David K. Foote ,  Minh Van Ngo ,  Darin A. Chan

发明人： David K. Foote ,  Minh Van Ngo ,  Darin A. Chan

IPC分类号： H01L21/027 ,  H01L21/312 ,  H01L21/314 ,  H01L21/768 ,  H01L21/8247

CPC分类号： H01L21/76895 ,  H01L21/0276 ,  H01L21/3121 ,  H01L21/3145

摘要： A local interconnection to a device region in/on a substrate is formed by depositing either silicon oxynitride or silicon oxime as an etch stop layer, at a temperature of less than about 480.degree. C. to increase the hot carrier injection (HCI) lifetime of the resulting semiconductor device. A dielectric layer is then deposited over the etch stop layer and through-holes are etched exposing the etch stop layer using a first etching process. A second etching process is then conducted, which etches through the etch stop layer exposing at least one device region. The resulting through-hole is then filled with conductive material(s) to form a local interconnection.

摘要翻译： 通过在小于约480℃的温度下沉积硅氧氮化物或硅肟作为蚀刻停止层来形成与衬底中/之上的器件区域的局部互连，以增加热载流子注入（HCI）寿命 得到的半导体器件。 然后将介电层沉积在蚀刻停止层上，并且使用第一蚀刻工艺蚀刻暴露蚀刻停止层的通孔。 然后进行第二蚀刻工艺，其蚀刻通过蚀刻停止层暴露至少一个器件区域。 然后将所形成的通孔用导电材料填充以形成局部互连。

公开(公告)号：US07151020B1

公开(公告)日：2006-12-19

申请号：US10839437

申请日：2004-05-04

申请人： Jeffrey P. Patton ,  Austin C. Frenkel ,  Thorsten Kammler ,  Robert J. Chiu ,  Errol Todd Ryan ,  Darin A. Chan ,  Paul R. Besser ,  Paul L. King ,  Minh Van Ngo

发明人： Jeffrey P. Patton ,  Austin C. Frenkel ,  Thorsten Kammler ,  Robert J. Chiu ,  Errol Todd Ryan ,  Darin A. Chan ,  Paul R. Besser ,  Paul L. King ,  Minh Van Ngo

IPC分类号： H01L21/336 ,  H01L21/44

CPC分类号： H01L21/28518 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833

摘要： A method of forming an integrated circuit with a semiconductor substrate is provided. A gate dielectric is formed on the semiconductor substrate, and a gate is formed on the gate dielectric. Source/drain junctions are formed in the semiconductor substrate. A transition metal layer is formed on the source/drain junctions and on the gate. An interlayer dielectric is formed above the semiconductor substrate. Contacts are then formed in the interlayer dielectric, whereby a silicide is formed from the transition metal layer at a temperature no higher than the maximum temperature at which the interlayer dielectric and the contacts are formed.

摘要翻译： 提供一种形成具有半导体衬底的集成电路的方法。 在半导体衬底上形成栅极电介质，在栅极电介质上形成栅极。 在半导体衬底中形成源极/漏极结。 在源极/漏极结和栅极上形成过渡金属层。 在半导体衬底上形成层间电介质。 然后在层间电介质中形成触点，由此在不高于形成层间电介质和触点的最高温度的温度下由过渡金属层形成硅化物。

公开(公告)号：US06399480B1

公开(公告)日：2002-06-04

申请号：US09515319

申请日：2000-02-29

申请人： William G. En ,  Darin A. Chan ,  David K. Foote ,  Fei Wang ,  Minh Van Ngo

发明人： William G. En ,  Darin A. Chan ,  David K. Foote ,  Fei Wang ,  Minh Van Ngo

IPC分类号： H01L714263

CPC分类号： H01L21/76895 ,  H01L21/76897

摘要： At least one patterned dielectric layer is provided within a transistor arrangement to prevent a local interconnect from electrically contacting,the gate conductor due to misalignments during the damascene formation of etched openings used in forming local interconnects. By selectively etching through a plurality of dielectric layers during the local interconnect etching process, the patterned dielectric layer is left in place to prevent short-circuiting of the gate to an adjacent local interconnect that is slightly misaligned.

摘要翻译： 在晶体管布置内提供至少一个图案化的介电层，以防止局部互连在形成局部互连的蚀刻开口的镶嵌层形成期间由于不对准导致栅极导体电接触。 通过在局部互连蚀刻工艺期间通过选择性蚀刻穿过多个电介质层，将图案化的介电层留在原位以防止栅极短路到相邻的局部互连，其稍微错位。

公开(公告)号：US6121663A

公开(公告)日：2000-09-19

申请号：US992952

申请日：1997-12-18

申请人： William G. En ,  Darin A. Chan ,  David K. Foote ,  Fei Wang ,  Minh Van Ngo

发明人： William G. En ,  Darin A. Chan ,  David K. Foote ,  Fei Wang ,  Minh Van Ngo

IPC分类号： H01L21/60 ,  H01L21/768 ,  H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113

CPC分类号： H01L21/76895 ,  H01L21/76897

摘要： At least one patterned dielectric layer is provided within a transistor arrangement to prevent a local interconnect from electrically contacting the gate conductor due to misalignments during the damascene formation of etched openings used in forming local interconnects. By selectively etching through a plurality of dielectric layers during the local interconnect etching process, the patterned dielectric layer is left in place to prevent short-circuiting of the gate to an adjacent local interconnect that is slightly misaligned.

摘要翻译： 在晶体管布置内提供至少一个图形化的介电层，以防止局部互连在形成局部互连所用的蚀刻开口的镶嵌层形成期间由于不对准而电接触栅极导体。 通过在局部互连蚀刻工艺期间通过选择性蚀刻穿过多个电介质层，将图案化的介电层留在原位以防止栅极短路到相邻的局部互连，其稍微错位。

公开(公告)号：US5895269A

公开(公告)日：1999-04-20

申请号：US993887

申请日：1997-12-18

申请人： Fei Wang ,  Minh Van Ngo ,  Darin A. Chan ,  David K. Foote ,  William G. En

发明人： Fei Wang ,  Minh Van Ngo ,  Darin A. Chan ,  David K. Foote ,  William G. En

IPC分类号： H01L21/336 ,  H01L21/768 ,  H01L21/28 ,  H01L21/3205

CPC分类号： H01L29/6659 ,  H01L21/76895

摘要： During damascene formation of local interconnects in a semiconductor wafer, a punch-through region can be formed into the substrate as a result of exposing the oxide spacers that are adjacent to a transistor gate to one or more etching plasmas that are used to etch one or more overlying dielectric layers. A punch-through region can damage the transistor circuit. In order to prevent punch-through, the oxide spacers are removed prior to forming an overlying dielectric layer.

摘要翻译： 在半导体晶片中局部互连的镶嵌形成期间，由于将与晶体管栅极相邻的氧化物间隔物暴露于用于蚀刻一个或多个蚀刻等离子体的一个或多个蚀刻等离子体，可以将穿透区域形成为衬底， 更重叠的电介质层。 穿通区域可能会损坏晶体管电路。 为了防止穿透，在形成覆盖的介电层之前去除氧化物间隔物。