公开(公告)号：US06249827B1

公开(公告)日：2001-06-19

申请号：US08987328

申请日：1997-12-09

申请人： David V. James ,  Bruce Millar ,  Cormac M. O'Connell ,  Peter B. Gillingham ,  Brent Keeth

发明人： David V. James ,  Bruce Millar ,  Cormac M. O'Connell ,  Peter B. Gillingham ,  Brent Keeth

IPC分类号： G06F1304

CPC分类号： G11C7/109 ,  G06F13/4243 ,  G11C7/10 ,  G11C7/1012 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/106 ,  G11C7/1066 ,  G11C7/1072 ,  G11C7/1078 ,  G11C7/1087 ,  G11C7/22 ,  G11C2207/2254

摘要： A memory circuit with glitch-less transfer of timing information. In one embodiment, the invention is a memory circuit including a controller, multiple loads, a command link communicatively coupling the controller and the loads and a data link. The data link includes multiple data clocks and communicatively couples the controller and the multiple loads. In another embodiment, the invention transfers data between a memory controller and a RAM by coupling the controller and the RAM using a data bus and multiple clock lines. The invention transfers a read/write command from the controller to the RAM and then transfers data associated with the read/write command, clocking the data using one of the clock lines.

摘要翻译： 具有无故障传输定时信息的存储电路。 在一个实施例中，本发明是包括控制器，多个负载，通信地耦合控制器和负载的命令链路以及数据链路的存储器电路。 数据链路包括多个数据时钟，并且通信地耦合控制器和多个负载。 在另一个实施例中，本发明通过使用数据总线和多个时钟线耦合控制器和RAM来在存储器控制器和RAM之间传送数据。 本发明将读/写命令从控制器传送到RAM，然后传送与读/写命令相关的数据，使用其中一个时钟线为数据计时。

公开(公告)号：US06442644B1

公开(公告)日：2002-08-27

申请号：US09132158

申请日：1998-08-10

申请人： David B. Gustavson ,  David V. James ,  Hans A. Wiggers ,  Peter B. Gillingham ,  Cormac M. O'Connell ,  Bruce Millar ,  Jean Crepeau ,  Kevin J. Ryan ,  Terry R. Lee ,  Brent Keeth ,  Troy A. Manning ,  Donald N. North ,  Desi Rhoden ,  Henry Stracovsky ,  Yoshikazu Morooka

发明人： David B. Gustavson ,  David V. James ,  Hans A. Wiggers ,  Peter B. Gillingham ,  Cormac M. O'Connell ,  Bruce Millar ,  Jean Crepeau ,  Kevin J. Ryan ,  Terry R. Lee ,  Brent Keeth ,  Troy A. Manning ,  Donald N. North ,  Desi Rhoden ,  Henry Stracovsky ,  Yoshikazu Morooka

IPC分类号： G06F1200

CPC分类号： G11C7/1066 ,  G06F13/409 ,  G06F13/4243 ,  G11C7/10 ,  G11C7/1012 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/106 ,  G11C7/1072 ,  G11C7/1078 ,  G11C7/1087 ,  G11C7/109 ,  G11C7/22 ,  G11C2207/2254 ,  H05K1/0219 ,  H05K1/0246 ,  H05K2201/0715 ,  H05K2201/09236 ,  H05K2201/09254 ,  H05K2201/09309 ,  H05K2201/10022 ,  H05K2201/10159 ,  H05K2201/10689 ,  Y02D10/14 ,  Y02D10/151

摘要： A SLDRAM System is provided with a plurality of in-circuit, calibratable memory modules and a memory controller for issuing unicast and multicast command packets to the memory modules. Command packets are transmitted over a unidirectional command link that includes a complementary pair of command clock lines, a command FLAG line and a plurality of noncomplemented command bit lines. Each of the command clock lines, command bit lines and the FLAG line is a SLIO transmission line. Data transfer operations are carried out in response to the command packets over one or more bidirectional data links that each includes two complementary pairs of data clock lines, and a plurality of noncomplemented data bit lines. Each of the data clock lines and the data bit lines is a SLIO transmission line. Each SLIO transmission line is single-end terminated and preferably tapped into by way of stub resistors.

摘要翻译： SLDRAM系统配备有多个在线可校准存储器模块和用于向存储器模块发出单播和多播命令分组的存储器控​​制器。 命令分组通过单向命令链路发送，该单向命令链路包括一对互补的命令时钟线，命令FLAG线和多个未实现的命令位线。 每个命令时钟线，命令位线和FLAG线都是SLIO传输线。 响应于一个或多个双向数据链路上的命令分组执行数据传送操作，每个双向数据链路包括两对互补的数据时钟线对，以及多个未实现的数据位线。 每个数据时钟线和数据位线都是SLIO传输线。 每个SLIO传输线都是单端端接的，最好采用短截线电阻。

公开(公告)号：US07185141B1

公开(公告)日：2007-02-27

申请号：US10271660

申请日：2002-10-16

申请人： David V. James ,  Jagadeesan Rajamanickam

发明人： David V. James ,  Jagadeesan Rajamanickam

IPC分类号： G06F12/00

CPC分类号： G06F12/023 ,  G11C15/00 ,  Y02D10/13

摘要： According to one embodiment, a content addressable memory (CAM) device (100) may include a number of CAM entry sets (102-0 and 102-1), each of which includes multiple CAM entries. CAM (100) may also include multiple programmable information registers (PIRs) (104-0 and 104-1), each of which can be associated with a CAM entry set (102-0 and 102-1). PIRs (104-0 and 104-1) may be accessed in response to CAM commands. Values stores in PIRs (104-0 and 104-1) may control access to associated CAM entry sets (102-0 and 102-1) and/or be output in response to predetermined operations in an associated CAM entry set (102-0 and 102-1).

摘要翻译： 根据一个实施例，内容可寻址存储器（CAM）设备（100）可以包括多个CAM入口集合（102-0和102-1），每个CAM入口集合包括多个CAM条目。 CAM（100）还可以包括多个可编程信息寄存器（PIR）（104-0和104-1），每个可编程信息寄存器可以与CAM入口集合（102-0和102-1）相关联。 PIR（104 - 0和104 - 1）可以响应CAM命令访问。 在PIR（104-0和104-1）中存储的值可以控制对相关联的CAM条目集（102-0和102-1）的访问和/或响应于相关联的CAM条目集（102-0）中的预定操作来输出 和102-1）。

公开(公告)号：US06954823B1

公开(公告)日：2005-10-11

申请号：US10199225

申请日：2002-07-19

申请人： David V. James ,  Jagadeesan Rajamanickam ,  Sanjay M. Wanzakhade ,  Michael C. Stephens, Jr.

发明人： David V. James ,  Jagadeesan Rajamanickam ,  Sanjay M. Wanzakhade ,  Michael C. Stephens, Jr.

IPC分类号： G06F12/00 ,  G11C15/00

CPC分类号： G11C15/00

摘要： According to one embodiment, a search engine device (100) may include an input (102), search portion (106), and a vote portion (108). A vote portion (108) may receive responses to a search request at inputs. According to precedence information in received responses, a vote portion (108) may generate an output response having its own precedence information.

摘要翻译： 根据一个实施例，搜索引擎设备（100）可以包括输入（102），搜索部分（106）和投票部分（108）。 投票部分（108）可以在输入处接收对搜索请求的响应。 根据接收到的响应中的优先级信息，投票部分（108）可以生成具有其自己的优先级信息的输出响应。

公开(公告)号：US06876558B1

公开(公告)日：2005-04-05

申请号：US10264883

申请日：2002-10-04

申请人： David V. James ,  Jagadeesan Rajamanickam

发明人： David V. James ,  Jagadeesan Rajamanickam

IPC分类号： G11C15/00

CPC分类号： G11C15/00

摘要： A system (100) may include a content addressable memory (CAM) device (102) and at least two requesting devices (104-0 and 104-n). Requesting devices (104-0 and 104-n) and a CAM device (102) may be connected by at least two communication links (106-0 and 106-n). A CAM device (102) may generate responses to requests, and assign a flow identification value for responses based on a communication link (106-0 and 106-n) on which a corresponding request was received.

摘要翻译： 系统（100）可以包括内容可寻址存储器（CAM）设备（102）和至少两个请求设备（104-0和104-n）。 请求设备（104-0和104-n）和CAM设备（102）可以通过至少两个通信链路（106-0和106-n）连接。 CAM设备（102）可以产生对请求的响应，并且基于在其上接收到相应请求的通信链路（106-0和106-n）来为响应分配流标识值。

公开(公告)号：US06845024B1

公开(公告)日：2005-01-18

申请号：US10317918

申请日：2002-12-12

申请人： Sanjay M. Wanzakhade ,  Michael C. Stephens, Jr. ,  Jagadeesan Rajamanickam ,  David V. James

发明人： Sanjay M. Wanzakhade ,  Michael C. Stephens, Jr. ,  Jagadeesan Rajamanickam ,  David V. James

IPC分类号： G11C15/00

CPC分类号： G11C15/00

摘要： A content addressable memory (CAM) device (100) may include a number of blocks (102-[n−1, n, n+1]) that each generate CAM search results and result compare circuits (104-[n−1, n, n+1] that receive CAM search results from multiple blocks (102-[n−1, n, n−1]), and compare at least a portion of such CAM search results. According to such a comparison result, a compare circuit (104-[n−1, n, n+1]) can generate an output CAM search result for subsequent comparison with CAM search result in another compare circuit (104-[n−1, n, n+1]).

摘要翻译： 内容可寻址存储器（CAM）装置（100）可以包括多个块（102- [n-1，n，n + 1]），每个块生成CAM搜索结果和结果比较电路（104- [n-1，n， n，n + 1]，从多个块（102- [n-1，n，n-1]）接收CAM搜索结果，并比较这些CAM搜索结果的至少一部分，根据这样的比较结果， 比较电路（104- [n-1，n，n + 1]）可以生成输出CAM搜索结果，用于随后与另一比较电路（104- [n-1，n，n + 1]）中的CAM搜索结果进行比较 。

公开(公告)号：US06810452B1

公开(公告)日：2004-10-26

申请号：US09531080

申请日：2000-03-18

申请人： David V. James ,  Bruce Fairman ,  Richard Scheel

发明人： David V. James ,  Bruce Fairman ,  Richard Scheel

IPC分类号： G06F1300

CPC分类号： H04L29/12273 ,  H04L12/2803 ,  H04L12/2805 ,  H04L12/2821 ,  H04L12/40058 ,  H04L12/40065 ,  H04L12/40071 ,  H04L12/40078 ,  H04L12/40091 ,  H04L12/40117 ,  H04L12/40169 ,  H04L12/462 ,  H04L12/4625 ,  H04L12/64 ,  H04L12/6418 ,  H04L29/12009 ,  H04L29/12018 ,  H04L29/12254 ,  H04L29/12264 ,  H04L29/12283 ,  H04L29/12301 ,  H04L29/1232 ,  H04L29/12801 ,  H04L29/12839 ,  H04L41/0896 ,  H04L41/12 ,  H04L45/02 ,  H04L45/48 ,  H04L61/00 ,  H04L61/10 ,  H04L61/2038 ,  H04L61/2046 ,  H04L61/2053 ,  H04L61/2061 ,  H04L61/2076 ,  H04L61/2092 ,  H04L61/6004 ,  H04L61/6022 ,  H04L69/22

摘要： A method and system for quarantine during bus topology configuration are described. In one embodiment, the invention is a method. The method includes quarantining a set of devices coupled to a bus. The method further includes establishing a topology of the bus. The method may also include receiving a reset signal and quarantining in response to the reset signal. In an alternate embodiment, the invention is a system. The system includes a bus having a reset signal and a plurality of data signals. The system also includes a set of devices, with each device of the set of devices coupled to the bus. The system further includes a controller. The controller having a memory configured to store device identifiers corresponding to the devices of the set of devices. The memory further configured to store quarantine information relating to the devices of the set of devices.

摘要翻译： 描述了总线拓扑配置期间隔离的方法和系统。 在一个实施例中，本发明是一种方法。 该方法包括隔离耦合到总线的一组设备。 该方法还包括建立总线的拓扑。 该方法还可以包括响应于复位信号接收复位信号和隔离。 在替代实施例中，本发明是一种系统。 该系统包括具有复位信号和多个数据信号的总线。 该系统还包括一组设备，该组设备中的每个设备耦合到总线。 该系统还包括控制器。 所述控制器具有存储器，其被配置为存储与所述一组设备的设备相对应的设备标识符。 存储器还被配置为存储与该组设备相关的设备的隔离信息。

公开(公告)号：US06539450B1

公开(公告)日：2003-03-25

申请号：US09531075

申请日：2000-03-18

申请人： David V. James ,  Bruce Fairman ,  David Hunter ,  Hisato Shima

发明人： David V. James ,  Bruce Fairman ,  David Hunter ,  Hisato Shima

IPC分类号： G06F100

CPC分类号： H04L41/0896 ,  H04L12/40058 ,  H04L12/40065

摘要： A method and system for adjusting the bandwidth allocated for isochronous data traffic on an interconnected data bus is disclosed. The present system uses an isochronous resource manager (IRM) to sense a bandwidth change request from a talker. The IRM instigates a bandwidth adjustment associated with the bandwidth change request to one or more bus bridge portals.

摘要翻译： 公开了一种用于调整分配给互连数据总线上的同步数据业务的带宽的方法和系统。 本系统使用同步资源管理器（IRM）来感测来自讲话者的带宽改变请求。 IRM向一个或多个总线桥接门户启动与带宽改变请求相关联的带宽调整。

公开(公告)号：US06496907B1

公开(公告)日：2002-12-17

申请号：US09426058

申请日：1999-10-22

申请人： David V. James

发明人： David V. James

IPC分类号： G06F1200

CPC分类号： G06F12/0824

摘要： Cache-coherence computer systems represent cache-lines associated with their processors by linked and shared lists, which can be read-only or read-write. In read-only lists all cache-line copies are the same and may be read by multiple processors at the same time, while read-write lists allow only the head of the list to write to its cache and to invalidate stale cache entries after writing. Main memory of the system always points to the head of the list and includes indications of memory-line states for fresh, stale or no cache line exists. A memory line becomes stale when its associated cache line is modified. A read-write processor seeking to update a cache line requires updating the list from read-only to read-write. A copy of the tail entry is created and made the head of the list, resulting in one entry being in two places on the list. The cache is then updated and invalidation starts concurrently in both directions from head-to-tail and from tail-to-head. Having concurrent fast forward and backward invalidations improves the overall invalidation time about four times over a slow forward invalidation alone.

摘要翻译： 缓存一致性计算机系统通过链接和共享列表表示与其处理器相关联的高速缓存行，其可以是只读或读写。 在只读列表中，所有高速缓存行副本是相同的，并且可以被多个处理器同时读取，而读写列表仅允许列表的头部写入其高速缓存并且在写入之后使陈旧的高速缓存条目无效 。 系统的主内存总是指向列表的头部，并包括存储线状态的指示，用于新鲜，过时或无高速缓存行。 当其关联的高速缓存行被修改时，内存条变得陈旧。 寻求更新高速缓存行的读写处理器需要将列表从只读更新到读写。 创建尾部条目的副本并将其作为列表的头部，从而导致一个条目位于列表的两个位置。 然后更新缓存，并从头到尾和从头到尾在两个方向上同时启动无效。 具有并发的快进和后退无效使整个无效化时间大大提高了仅仅一个慢速无效的四倍。

公开(公告)号：US06345352B1

公开(公告)日：2002-02-05

申请号：US09163306

申请日：1998-09-30

申请人： David V. James ,  Donald N. North

发明人： David V. James ,  Donald N. North

IPC分类号： G06F1200

CPC分类号： G06F12/1027 ,  G06F2212/682

摘要： A method and system for purging translation lookaside buffers (TLB) of a computer system are described. Directed write transactions can be used to avoid deadlock and avoid the need for additional bridge buffers. Broadcast emulation can be achieved by linking the nodes in a doubly-linked list and having neighboring nodes notify each other of changes in TLB entries.

摘要翻译： 描述了用于清除计算机系统的翻译后备缓冲器（TLB）的方法和系统。 可以使用定向写入事务来避免死锁，并避免需要额外的桥接缓冲区。 广播仿真可以通过链接双向链表中的节点并使相邻节点相互通知TLB条目中的变化来实现。