公开(公告)号：US20070287299A1

公开(公告)日：2007-12-13

申请号：US11711781

申请日：2007-02-28

申请人： Doo-youl Lee ,  Suk-joo Lee ,  Yool Kang ,  Han-ku Cho ,  Chang-jin Kang ,  Jae-ok Yoo ,  Sung-chan Park

发明人： Doo-youl Lee ,  Suk-joo Lee ,  Yool Kang ,  Han-ku Cho ,  Chang-jin Kang ,  Jae-ok Yoo ,  Sung-chan Park

IPC分类号： H01L21/266

CPC分类号： H01L21/0337

摘要： A method of forming a semiconductor device includes forming a first mask pattern on a target layer, the first mask pattern exposing a first portion of the target layer, forming an intermediate material layer, including depositing an intermediate material layer film on a side of the first mask pattern and the first portion of the target layer, and thinning the intermediate material layer film to form the intermediate material layer, forming a second mask pattern that exposes a second portion of the intermediate material layer, removing the exposed second portion of the intermediate material layer to expose the target layer, and patterning the target layer using the first and second mask patterns as patterning masks.

摘要翻译： 形成半导体器件的方法包括：在目标层上形成第一掩模图案，第一掩模图案暴露目标层的第一部分，形成中间材料层，包括在第一掩模图案的一侧上沉积中间材料层膜 掩模图案和目标层的第一部分，并且使中间材料层膜变薄以形成中间材料层，形成暴露中间材料层的第二部分的第二掩模图案，去除中间材料的暴露的第二部分 层以露出目标层，以及使用第一和第二掩模图案作为图案掩模来图案化目标层。

公开(公告)号：US07842450B2

公开(公告)日：2010-11-30

申请号：US11711781

申请日：2007-02-28

申请人： Doo-youl Lee ,  Suk-joo Lee ,  Yool Kang ,  Han-ku Cho ,  Chang-jin Kang ,  Jae-ok Yoo ,  Sung-chan Park

发明人： Doo-youl Lee ,  Suk-joo Lee ,  Yool Kang ,  Han-ku Cho ,  Chang-jin Kang ,  Jae-ok Yoo ,  Sung-chan Park

IPC分类号： G03F7/00

CPC分类号： H01L21/0337

摘要： A method of forming a semiconductor device includes forming a first mask pattern on a target layer, the first mask pattern exposing a first portion of the target layer, forming an intermediate material layer, including depositing an intermediate material layer film on a side of the first mask pattern and the first portion of the target layer, and thinning the intermediate material layer film to form the intermediate material layer, forming a second mask pattern that exposes a second portion of the intermediate material layer, removing the exposed second portion of the intermediate material layer to expose the target layer, and patterning the target layer using the first and second mask patterns as patterning masks.

摘要翻译： 形成半导体器件的方法包括：在目标层上形成第一掩模图案，第一掩模图案暴露目标层的第一部分，形成中间材料层，包括在第一掩模图案的一侧上沉积中间材料层膜 掩模图案和目标层的第一部分，并且使中间材料层膜变薄以形成中间材料层，形成暴露中间材料层的第二部分的第二掩模图案，去除中间材料的暴露的第二部分 层以露出目标层，以及使用第一和第二掩模图案作为图案掩模来图案化目标层。

公开(公告)号：US20070023916A1

公开(公告)日：2007-02-01

申请号：US11494469

申请日：2006-07-28

申请人： Jung-hwan Hah ,  Yun-sook Chae ,  Han-ku Cho ,  Chang-jin Kang ,  Sang-gyun Woo ,  Man-hyoung Ryoo ,  Young-jae Jung

发明人： Jung-hwan Hah ,  Yun-sook Chae ,  Han-ku Cho ,  Chang-jin Kang ,  Sang-gyun Woo ,  Man-hyoung Ryoo ,  Young-jae Jung

IPC分类号： H01L23/52

CPC分类号： H01L21/31144 ,  G03F7/091 ,  H01L21/0276 ,  H01L21/32139

摘要： The semiconductor structure includes an etch target layer to be pattemed, a multiple bottom anti-reflective coating (BARC) layer, and a photoresist (PR) pattern. The multiple BARC layer includes a first mask layer formed on the etch target layer and containing carbon, and a second mask layer formed on the first mask layer and containing silicon. A PR layer formed on the multiple BARC layer undergoes photolithography to form the PR pattern on the multiple BARC layer. The multiple BARC layer has a reflectance of 2% or less, and an interface angle between the PR pattern and the multiple BARC layer is 80° to 90°.

摘要翻译： 该半导体结构包括要被图案化的蚀刻目标层，多个底部抗反射涂层（BARC）层和光致抗蚀剂（PR）图案。 多个BARC层包括形成在蚀刻靶层上并含有碳的第一掩模层和形成在第一掩模层上并含有硅的第二掩模层。 形成在多个BARC层上的PR层经历光刻以在多个BARC层上形成PR图案。 多个BARC层的反射率为2％以下，PR图案与多个BARC层之间的界面角为80°〜90°。

公开(公告)号：US07803517B2

公开(公告)日：2010-09-28

申请号：US11590663

申请日：2006-10-31

申请人： Sung-chan Park ,  Chang-jin Kang

发明人： Sung-chan Park ,  Chang-jin Kang

IPC分类号： G03F1/00 ,  B28B19/00

CPC分类号： H01L21/76816 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/31144

摘要： A method of forming a contact hole includes forming a plurality of lower patterns on a substrate. An insulation layer is formed on the lower patterns. A self-assemble induction layer is formed on the insulation layer. A recess is formed in the self-assemble induction layer in alignment with the lower patterns. A block copolymer layer is formed in the recess to form a polymer domain at a distance from a sidewall of the recess and a polymer matrix surrounding the polymer domain. The polymer domain is removed. The self-assemble induction layer is etched using the polymer matrix as a mask to form an opening through the self-assemble induction layer to expose the insulation layer. The insulation layer exposed by the opening is etched using the self-assemble induction layer as a mask so as to form a contact hole.

摘要翻译： 形成接触孔的方法包括在基板上形成多个下部图案。 在下部图案上形成绝缘层。 在绝缘层上形成自组装感应层。 在自组装感应层中形成与下部图形对准的凹部。 在凹部中形成嵌段共聚物层，以形成与凹陷的侧壁相距一定距离的聚合物结构域和围绕聚合物结构域的聚合物基体。 去除聚合物结构域。 使用聚合物基质作为掩模蚀刻自组装感应层，以通过自组装感应层形成开口以暴露绝缘层。 使用自组装感应层作为掩模蚀刻由开口暴露的绝缘层，以形成接触孔。

公开(公告)号：US07098135B2

公开(公告)日：2006-08-29

申请号：US10703328

申请日：2003-11-07

申请人： Seung-pil Chung ,  Chang-jin Kang ,  Jeong-sic Jeon ,  Kyeong-koo Chi ,  Seung-young Son ,  Sang-yong Kim

发明人： Seung-pil Chung ,  Chang-jin Kang ,  Jeong-sic Jeon ,  Kyeong-koo Chi ,  Seung-young Son ,  Sang-yong Kim

IPC分类号： H01L21/311

CPC分类号： H01L27/10885 ,  H01L21/31116 ,  H01L21/76816 ,  H01L21/76831 ,  H01L27/10888 ,  H01L27/10891

摘要： A semiconductor device including a bit line formed using a damascene technique and a method of fabricating the same. The method includes forming an insulating layer on a substrate, forming a groove by etching the insulating layer to a partial depth, and forming spacers on the inner walls of the groove. An opening is formed by etching the insulating layer disposed under the groove using the spacers as an etch mask. A conductive layer is formed to fill the opening. A capping layer is formed to fill the groove.

摘要翻译： 一种包括使用镶嵌技术形成的位线的半导体器件及其制造方法。 该方法包括在基板上形成绝缘层，通过将绝缘层蚀刻到局部深度形成沟槽，并在槽的内壁上形成间隔物。 通过使用间隔物作为蚀刻掩模蚀刻设置在凹槽下方的绝缘层来形成开口。 形成导电层以填充开口。 形成覆盖层以填充凹槽。

公开(公告)号：US07709389B2

公开(公告)日：2010-05-04

申请号：US11480545

申请日：2006-07-05

申请人： Dong-chan Kim ,  Chang-jin Kang ,  Kyeong-koo Chi

发明人： Dong-chan Kim ,  Chang-jin Kang ,  Kyeong-koo Chi

IPC分类号： H01L21/302

CPC分类号： H01L21/31144 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/76816 ,  H01L21/76897 ,  Y10S438/947

摘要： A method of fabricating a semiconductor device comprising a method of forming an etching mask used for etching a semiconductor base material is disclosed. The method of fabricating a semiconductor device comprises forming hard mask patterns on a semiconductor base material; forming material layers covering the lateral and top surfaces of the hard mask patterns to form openings between adjacent hard mask patterns, wherein the width of each opening is smaller than the distance between adjacent hard mask patterns; and etching the semiconductor base material using the hard mask patterns and material layers as an etching mask.

摘要翻译： 公开了一种制造半导体器件的方法，包括形成用于蚀刻半导体基底材料的蚀刻掩模的方法。 制造半导体器件的方法包括在半导体基底材料上形成硬掩模图案; 形成覆盖硬掩模图案的侧表面和顶表面的材料层，以在相邻的硬掩模图案之间形成开口，其中每个开口的宽度小于相邻硬掩模图案之间的距离; 并使用硬掩模图案和材料层作为蚀刻掩模蚀刻半导体基底材料。

公开(公告)号：US20080113511A1

公开(公告)日：2008-05-15

申请号：US11730264

申请日：2007-03-30

申请人： Sang-joon Park ,  Yong-hyun Kwon ,  Jun Seo ,  Sung-il Cho ,  Chang-jin Kang ,  Jae-kyu Ha

发明人： Sang-joon Park ,  Yong-hyun Kwon ,  Jun Seo ,  Sung-il Cho ,  Chang-jin Kang ,  Jae-kyu Ha

IPC分类号： H01L21/311

CPC分类号： H01L21/0337 ,  H01L21/0338 ,  H01L21/31144 ,  H01L21/76816 ,  H01L21/76897

摘要： A double pattern method of forming a plurality of contact holes in a material layer formed on a substrate is disclosed. The method forms a parallel plurality of first hard mask patterns separated by a first pitch in a first direction on the material layer, a self-aligned parallel plurality of second hard mask patterns interleaved with the first hard mask patterns and separated from the first hard mask patterns by a buffer layer to form composite mask patterns, and a plurality of upper mask patterns in a second direction intersecting the first direction to mask selected portions of the buffer layer in conjunction with the composite mask patterns. The method then etches non-selected portions of the buffer layer using the composite hard mask patterns and the upper mask patterns as an etch mask to form a plurality of hard mask holes exposing selected portions of the material layer, and then etches the selected portions of the material layer to form the plurality of contact holes.

摘要翻译： 公开了一种在形成在基板上的材料层中形成多个接触孔的双重图案方法。 该方法形成在材料层上沿第一方向以第一间距分开的平行多个第一硬掩模图案，与第一硬掩模图案交错并与第一硬掩模分离的自对准并行多个第二硬掩模图案 通过缓冲层形成图案以形成复合掩模图案，以及与第一方向相交的第二方向的多个上掩模图案，以与复合掩模图案一起掩蔽缓冲层的选定部分。 然后，该方法使用复合硬掩模图案和上掩模图案作为蚀刻掩模蚀刻缓冲层的未选择部分，以形成暴露材料层的选定部分的多个硬掩模孔，然后蚀刻所选择的部分 所述材料层形成所述多个接触孔。

公开(公告)号：US07052952B2

公开(公告)日：2006-05-30

申请号：US10779494

申请日：2004-02-13

申请人： In-deog Bae ,  Chang-jin Kang ,  Jeong-sic Jeon ,  Kyeong-koo Chi

发明人： In-deog Bae ,  Chang-jin Kang ,  Jeong-sic Jeon ,  Kyeong-koo Chi

IPC分类号： H01L21/8242

CPC分类号： H01L27/10885 ,  H01L21/76804 ,  H01L21/76831 ,  H01L21/76877 ,  H01L21/76897 ,  H01L27/0214 ,  H01L27/10855 ,  Y10S438/978

摘要： A method for forming a wire line by a damascene process includes forming a first insulating layer on a semiconductor substrate, etching the first insulating layer to form a contact hole, and forming a first conductive layer over the first insulating layer that fills the contact hole. The first conductive layer is patterned, and a storage node contact is formed that fills the contact hole and is electrically connected to the semiconductor substrate. A hard mask is formed over the storage node contact and the first insulating layer is etched using the hard mask as an etch mask to form a trench in the first insulating layer. A bit line is formed in the trench that is electrically connected to the semiconductor substrate. A second insulating layer is formed that covers the bit line. The second insulating layer and the hard mask are planarized and a storage node of a capacitor is formed on the storage node contact.

摘要翻译： 通过镶嵌工艺形成导线的方法包括在半导体衬底上形成第一绝缘层，蚀刻第一绝缘层以形成接触孔，并在填充接触孔的第一绝缘层上形成第一导电层。 图案化第一导电层，并且形成填充接触孔并与半导体衬底电连接的存储节点接触。 在存储节点接触件上形成硬掩模，并且使用硬掩模作为蚀刻掩模蚀刻第一绝缘层，以在第一绝缘层中形成沟槽。 在与半导体衬底电连接的沟槽中形成位线。 形成覆盖位线的第二绝缘层。 第二绝缘层和硬掩模被平坦化，并且在存储节点接触件上形成电容器的存储节点。

公开(公告)号：US07531449B2

公开(公告)日：2009-05-12

申请号：US11730264

申请日：2007-03-30

申请人： Sang-joon Park ,  Yong-hyun Kwon ,  Jun Seo ,  Sung-il Cho ,  Chang-jin Kang ,  Jae-kyu Ha

发明人： Sang-joon Park ,  Yong-hyun Kwon ,  Jun Seo ,  Sung-il Cho ,  Chang-jin Kang ,  Jae-kyu Ha

IPC分类号： H01L21/4763

CPC分类号： H01L21/0337 ,  H01L21/0338 ,  H01L21/31144 ,  H01L21/76816 ,  H01L21/76897

摘要： A double pattern method of forming a plurality of contact holes in a material layer formed on a substrate is disclosed. The method forms a parallel plurality of first hard mask patterns separated by a first pitch in a first direction on the material layer, a self-aligned parallel plurality of second hard mask patterns interleaved with the first hard mask patterns and separated from the first hard mask patterns by a buffer layer to form composite mask patterns, and a plurality of upper mask patterns in a second direction intersecting the first direction to mask selected portions of the buffer layer in conjunction with the composite mask patterns. The method then etches non-selected portions of the buffer layer using the composite hard mask patterns and the upper mask patterns as an etch mask to form a plurality of hard mask holes exposing selected portions of the material layer, and then etches the selected portions of the material layer to form the plurality of contact holes.

摘要翻译： 公开了一种在形成在基板上的材料层中形成多个接触孔的双重图案方法。 该方法形成在材料层上沿第一方向以第一间距分开的平行多个第一硬掩模图案，与第一硬掩模图案交错并与第一硬掩模分离的自对准并行多个第二硬掩模图案 通过缓冲层形成图案以形成复合掩模图案，以及与第一方向相交的第二方向的多个上掩模图案，以与复合掩模图案一起掩蔽缓冲层的选定部分。 然后，该方法使用复合硬掩模图案和上掩模图案作为蚀刻掩模蚀刻缓冲层的未选择部分，以形成暴露材料层的选定部分的多个硬掩模孔，然后蚀刻所选择的部分 所述材料层形成所述多个接触孔。

公开(公告)号：US20060246666A1

公开(公告)日：2006-11-02

申请号：US11410837

申请日：2006-04-26

申请人： Jeong-nam Han ,  Dong-chan Kim ,  Chang-jin Kang ,  Kyeong-koo Chi ,  Woo-gwan Shim ,  Hyo-san Lee ,  Chang-ki Hong ,  Sang-jun Choi

发明人： Jeong-nam Han ,  Dong-chan Kim ,  Chang-jin Kang ,  Kyeong-koo Chi ,  Woo-gwan Shim ,  Hyo-san Lee ,  Chang-ki Hong ,  Sang-jun Choi

IPC分类号： H01L21/336

CPC分类号： H01L27/11526 ,  H01L27/105 ,  H01L27/11543

摘要： A method of fabricating a flash memory having a U-shape floating gate is provided. The method includes forming adjacent isolation layers separated by a gap and forming a tunnel oxide layer in the gap. After a conductive layer is formed on the tunnel oxide layer to a thickness not to fill the gap, a polishing sacrificial layer is formed on the conductive layer. The sacrificial layer and the conductive layer on the isolation layers are removed, thereby forming a U-shape floating gate self-aligned in the gap, and concurrently forming a sacrificial layer pattern within an inner portion of the floating gate. Selected isolation layers are then recessed to expose sidewalls of the floating gate. The sacrificial layer pattern is then removed from the floating gate to expose an upper surface of the floating gate.

摘要翻译： 提供一种制造具有U形浮动栅极的闪速存储器的方法。 该方法包括形成由间隙隔开并在间隙中形成隧道氧化物层的相邻隔离层。 在隧道氧化物层上形成导电层至不填充间隙的厚度之后，在导电层上形成抛光牺牲层。 除去隔离层上的牺牲层和导电层，从而在间隙中形成自对准的U形浮动栅极，同时在浮栅的内部部分内形成牺牲层图案。 然后将选定的隔离层凹入以露出浮动栅极的侧壁。 然后从浮动栅极去除牺牲层图案以暴露浮动栅极的上表面。