公开(公告)号：US20180039322A1

公开(公告)日：2018-02-08

申请号：US15227040

申请日：2016-08-03

申请人： Eliezer Weissmann ,  Nir Rosenzweig ,  Efraim Rotem ,  Yoav Ben-Raphael ,  Alon Naveh

发明人： Eliezer Weissmann ,  Nir Rosenzweig ,  Efraim Rotem ,  Yoav Ben-Raphael ,  Alon Naveh

IPC分类号： G06F1/32

CPC分类号： G06F1/3287 ,  G06F1/3206 ,  G06F1/3296 ,  Y02D10/171 ,  Y02D10/172 ,  Y02D50/20

摘要： In one embodiment, a processor includes: a plurality of cores; a power controller including a logic to autonomously demote a first request for at least one core of the plurality of cores to enter a first low power state, to cause the at least one core to enter a second low power state, the first low power state a deeper low power state than the second low power state; and an interface to receive an input from a system software, the input including at least one demotion control parameter, where the logic is to autonomously demote the first request based at least in part on the at least one demotion control parameter. Other embodiments are described and claimed.

公开(公告)号：US09652018B2

公开(公告)日：2017-05-16

申请号：US13997200

申请日：2011-12-30

申请人： Efraim Rotem ,  Nir Rosenzweig ,  Doron Rajwan ,  Alon Naveh ,  Eliezer Weissmann

发明人： Efraim Rotem ,  Nir Rosenzweig ,  Doron Rajwan ,  Alon Naveh ,  Eliezer Weissmann

IPC分类号： G06F1/32 ,  G06F1/26

CPC分类号： G06F1/3206 ,  G06F1/26 ,  G06F1/3203

摘要： Methods and apparatus relating to multi-level CPU (Central Processing Unit) high current protection are described. In one embodiment, different workloads may be assigned different license types and/or weights based on micro-architectural events (such as uop (micro-operation) types and sizes) and/or data types. Other embodiments are also disclosed and claimed.

公开(公告)号：US09092210B2

公开(公告)日：2015-07-28

申请号：US13307529

申请日：2011-11-30

申请人： Efraim Rotem ,  Nir Rosenzweig ,  Doron Rajwan ,  Nadav Shulman ,  Alon Naveh ,  Eliezer Weissmann ,  Michael Zelikson

发明人： Efraim Rotem ,  Nir Rosenzweig ,  Doron Rajwan ,  Nadav Shulman ,  Alon Naveh ,  Eliezer Weissmann ,  Michael Zelikson

IPC分类号： G06F1/30 ,  G06F1/28 ,  G06F1/32

CPC分类号： G06F1/30 ,  G06F1/28 ,  G06F1/3206

摘要： In one embodiment, a processor includes a core with a front end unit, at least one execution unit, and a back end unit. Multiple voltage drop detectors can be located within the core each to output a voltage drop signal when a detected voltage falls below a threshold voltage. In turn, a current transient logic coupled to receive the voltage drop signals can control a micro-architectural parameter of at least one of the front end unit, execution unit and back end unit responsive to receipt of a voltage drop signal. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，处理器包括具有前端单元的核心，至少一个执行单元和后端单元。 当检测到的电压低于阈值电压时，多个电压降检测器可以位于每个核心内以输出电压降信号。 反过来，耦合以接收电压降信号的电流瞬态逻辑可以响应于接收到电压降信号而控制前端单元，执行单元和后端单元中的至少一个的微架构参数。 描述和要求保护其他实施例。

公开(公告)号：US20120166854A1

公开(公告)日：2012-06-28

申请号：US13307529

申请日：2011-11-30

申请人： Efraim Rotem ,  Nir Rosenzweig ,  Doron Rajwan ,  Nadav Shulman ,  Alon Naveh ,  Eliezer Weissmann ,  Michael Zelikson

发明人： Efraim Rotem ,  Nir Rosenzweig ,  Doron Rajwan ,  Nadav Shulman ,  Alon Naveh ,  Eliezer Weissmann ,  Michael Zelikson

IPC分类号： G06F1/26

CPC分类号： G06F1/30 ,  G06F1/28 ,  G06F1/3206

摘要： In one embodiment, a processor includes a core with a front end unit, at least one execution unit, and a back end unit. Multiple voltage drop detectors can be located within the core each to output a voltage drop signal when a detected voltage falls below a threshold voltage. In turn, a current transient logic coupled to receive the voltage drop signals can control a micro-architectural parameter of at least one of the front end unit, execution unit and back end unit responsive to receipt of a voltage drop signal. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，处理器包括具有前端单元的核心，至少一个执行单元和后端单元。 当检测到的电压低于阈值电压时，多个电压降检测器可以位于每个核心内以输出电压降信号。 反过来，耦合以接收电压降信号的电流瞬态逻辑可以响应于接收到电压降信号而控制前端单元，执行单元和后端单元中的至少一个的微架构参数。 描述和要求保护其他实施例。

公开(公告)号：US20140245034A1

公开(公告)日：2014-08-28

申请号：US13997200

申请日：2011-12-30

申请人： Efraim Rotem ,  Nir Rosenzweig ,  Doron Rajwan ,  Alon Naveh ,  Eliezer Weissmann

发明人： Efraim Rotem ,  Nir Rosenzweig ,  Doron Rajwan ,  Alon Naveh ,  Eliezer Weissmann

IPC分类号： G06F1/26

CPC分类号： G06F1/3206 ,  G06F1/26 ,  G06F1/3203

摘要： Methods and apparatus relating to multi-level CPU (Central Processing Unit) high current protection are described. In one embodiment, different workloads may be assigned different license types and/or weights based on micro-architectural events (such as uop (micro-operation) types and sizes) and/or data types. Other embodiments are also disclosed and claimed.

摘要翻译： 描述与多级CPU（中央处理单元）高电流保护有关的方法和装置。 在一个实施例中，可以基于微架构事件（诸如uop（微操作）类型和大小）和/或数据类型，向不同的工作负载分配不同的许可证类型和/或权重。 还公开并要求保护其他实施例。

公开(公告)号：US09361101B2

公开(公告)日：2016-06-07

申请号：US13538252

申请日：2012-06-29

申请人： Efraim Rotem ,  Eliezer Weissmann ,  Michael Mishaeli ,  Boris Ginzburg ,  Alon Naveh

发明人： Efraim Rotem ,  Eliezer Weissmann ,  Michael Mishaeli ,  Boris Ginzburg ,  Alon Naveh

IPC分类号： G06F9/46 ,  G06F9/30 ,  G06F9/38

CPC分类号： G06F9/30043 ,  G06F9/30123 ,  G06F9/3851 ,  G06F9/3863 ,  G06F9/461

摘要： A processor saves micro-architectural contexts to increase the efficiency of code execution and power management. A save instruction is executed to store a micro-architectural state and an architectural state of a processor in a common buffer of a memory upon a context switch that suspends the execution of a process. The micro-architectural state contains performance data resulting from the execution of the process. A restore instruction is executed to retrieve the micro-architectural state and the architectural state from the common buffer upon a resumed execution of the process. Power management hardware then uses the micro-architectural state as an intermediate starting point for the resumed execution.

摘要翻译： 处理器可以节省微架构上下文以提高代码执行和电源管理的效率。 执行保存指令以在停止进程的执行的上下文切换时将微架构状态和处理器的体系结构状态存储在存储器的公共缓冲器中。 微架构状态包含执行该过程所产生的性能数据。 执行恢复指令以在恢复执行该过程时从公共缓冲器检索微架构状态和架构状态。 电源管理硬件然后使用微架构状态作为恢复执行的中间起点。

公开(公告)号：US09098261B2

公开(公告)日：2015-08-04

申请号：US13326586

申请日：2011-12-15

申请人： Krishnakanth V. Sistla ,  Jeremy Shrall ,  Stephen H. Gunther ,  Efraim Rotem ,  Alon Naveh ,  Eliezer Weissmann ,  Anil Aggarwal ,  Martin T. Rowland ,  Ankush Varma ,  Ian M. Steiner ,  Matthew Bace ,  Avinash N. Ananthakrishnan ,  Jason Brandt

发明人： Krishnakanth V. Sistla ,  Jeremy Shrall ,  Stephen H. Gunther ,  Efraim Rotem ,  Alon Naveh ,  Eliezer Weissmann ,  Anil Aggarwal ,  Martin T. Rowland ,  Ankush Varma ,  Ian M. Steiner ,  Matthew Bace ,  Avinash N. Ananthakrishnan ,  Jason Brandt

IPC分类号： G06F1/26 ,  G06F1/32

CPC分类号： G06F1/3275 ,  G06F1/266 ,  G06F1/3203 ,  G06F1/3206 ,  G06F1/3234

摘要： In one embodiment, the present invention includes a processor having a core and a power controller to control power management features of the processor. The power controller can receive an energy performance bias (EPB) value from the core and access a power-performance tuning table based on the value. Using information from the table, at least one setting of a power management feature can be updated. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括具有核心的处理器和用于控制处理器的电源管理特征的功率控制器。 功率控制器可以从核心接收能量性能偏差（EPB）值，并根据该值访问功率性能调谐表。 使用表中的信息，可以更新电源管理功能的至少一个设置。 描述和要求保护其他实施例。

公开(公告)号：US09075610B2

公开(公告)日：2015-07-07

申请号：US13327692

申请日：2011-12-15

申请人： Eliezer Weissmann ,  Efraim Rotem ,  Avinash N. Ananthakrishnan ,  Alon Naveh ,  Hisham Abu Salah ,  Nadav Shulman

发明人： Eliezer Weissmann ,  Efraim Rotem ,  Avinash N. Ananthakrishnan ,  Alon Naveh ,  Hisham Abu Salah ,  Nadav Shulman

IPC分类号： G06F1/26 ,  G06F1/32

CPC分类号： G06F1/3243 ,  G06F1/3234 ,  Y02D10/152 ,  Y02D50/20

摘要： An apparatus, method and system is described herein for thread consolidation. Current processor utilization is determined. And consolidation opportunities are identified from the processor utilization and other exaction parameters, such as estimating a new utilization after consolidation, determining if power savings would occur based on the new utilization, and performing migration/consolidation of threads to a subset of active processing elements. Once the consolidation is performed, the non-subset processing elements that are now idle are powered down to save energy and provide an energy efficient execution environment.

摘要翻译： 这里描述了用于线程合并的装置，方法和系统。 当前的处理器利用率得到确定。 并且从处理器利用率和其他执行参数来识别合并机会，例如在合并之后估计新的利用率，确定基于新利用率是否能够节省能源，以及执行线程迁移/合并到活动处理元件的子集。 一旦执行整合，现在处于空闲状态的非子集处理元件被关闭以节省能量并提供节能的执行环境。

公开(公告)号：US07966511B2

公开(公告)日：2011-06-21

申请号：US10899674

申请日：2004-07-27

申请人： Alon Naveh ,  Efraim Rotem ,  Eliezer Weissmann

发明人： Alon Naveh ,  Efraim Rotem ,  Eliezer Weissmann

IPC分类号： G06F1/00 ,  G06F9/00

CPC分类号： G06F1/3203 ,  G06F1/324 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/172

摘要： Systems and methods of managing power provide for issuing a first operating requirement from a first processor core and issuing a second operating requirement from a second processor core. In one embodiment, the operating requirements can reflect either a power policy or a performance policy, depending upon the factor that is currently most important to software. Hardware coordination logic is used to coordinate a shared resource setting with the operating requirements. The hardware coordination logic is also able to coordinate the shared resource setting with independent resource settings of the first and second processor cores based on the operating requirements.

摘要翻译： 管理电力的系统和方法提供从第一处理器核发出第一操作要求并从第二处理器核发出第二操作要求。 在一个实施例中，操作要求可以反映功率策略或性能策略，这取决于当前对软件最重要的因素。 硬件协调逻辑用于根据操作要求协调共享资源设置。 硬件协调逻辑还能够基于操作要求来协调共享资源设置与第一和第二处理器核心的独立资源设置。

公开(公告)号：US20140129808A1

公开(公告)日：2014-05-08

申请号：US13994142

申请日：2012-04-27

申请人： Alon Naveh ,  Yuval Yosef ,  Eliezer Weissmann ,  Anil Aggarwal ,  Efraim Rotem ,  Avi Mendelson ,  Ronny Ronen ,  Boris Ginzburg ,  Michael Mishaeli ,  Scott D. Hahn ,  David A. Koufaty ,  Ganapati Srinivasa ,  Guy Therien

发明人： Alon Naveh ,  Yuval Yosef ,  Eliezer Weissmann ,  Anil Aggarwal ,  Efraim Rotem ,  Avi Mendelson ,  Ronny Ronen ,  Boris Ginzburg ,  Michael Mishaeli ,  Scott D. Hahn ,  David A. Koufaty ,  Ganapati Srinivasa ,  Guy Therien

IPC分类号： G06F9/30

CPC分类号： G06F9/30145 ,  G06F9/4856 ,  G06F9/5094 ,  G06F2209/5018 ,  Y02D10/22 ,  Y02D10/24 ,  Y02D10/32

摘要： In one embodiment, the present invention includes a multicore processor having first and second cores to independently execute instructions, the first core visible to an operating system (OS) and the second core transparent to the OS and heterogeneous from the first core. A task controller, which may be included in or coupled to the multicore processor, can cause dynamic migration of a first process scheduled by the OS to the first core to the second core transparently to the OS. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括具有第一和第二核心以独立执行指令的多核处理器，操作系统（OS）可见的第一核心和对OS可透明的第二核心，并且与第一核心不同。 可以包括在多核处理器中或耦合到多核处理器的任务控制器可以使由OS所安排的第一进程到OS的第一核心到第二核心的动态迁移到第二核心。 描述和要求保护其他实施例。