公开(公告)号：US08921893B2

公开(公告)日：2014-12-30

申请号：US13309048

申请日：2011-12-01

申请人： Chen-Ju Yu ,  Chih-Wen Hsiung ,  Fu-Wei Yao ,  Chun-Wei Hsu ,  Jiun-Lei Jerry Yu ,  Fu-Chih Yang

发明人： Chen-Ju Yu ,  Chih-Wen Hsiung ,  Fu-Wei Yao ,  Chun-Wei Hsu ,  Jiun-Lei Jerry Yu ,  Fu-Chih Yang

IPC分类号： H01L29/788 ,  H01L29/778 ,  H01L29/66

CPC分类号： H01L29/0661 ,  H01L21/02579 ,  H01L21/0262 ,  H01L21/02631 ,  H01L21/30621 ,  H01L21/3065 ,  H01L29/0619 ,  H01L29/0692 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/66462 ,  H01L29/778 ,  H01L29/7786 ,  H01L29/7787

摘要： A circuit structure includes a substrate, an unintentionally doped gallium nitride (UID GaN) layer over the substrate, a donor-supply layer over the UID GaN layer, a gate structure, a drain, and a source over the donor-supply layer. A number of islands are over the donor-supply layer between the gate structure and the drain. The gate structure disposed between the drain and the source. The gate structure is adjoins at least a portion of one of the islands and/or partially disposed over at least a portion of at least one of the islands.

摘要翻译： 电路结构包括衬底，衬底上的无意掺杂的氮化镓（UID GaN）层，UID GaN层上的施主供体层，在供体层上的栅极结构，漏极和源极。 栅极结构和漏极之间的供体层上方有许多岛。 栅极结构设置在漏极和源极之间。 栅极结构邻接岛中的一个岛的至少一部分和/或部分地设置在岛中的至少一个岛的至少一部分上。

公开(公告)号：US08946771B2

公开(公告)日：2015-02-03

申请号：US13292487

申请日：2011-11-09

申请人： Chih-Wen Hsiung ,  Jiun-Lei Jerry Yu ,  Fu-Wei Yao ,  Chun-Wei Hsu ,  Chen-Ju Yu ,  Fu-Chih Yang

发明人： Chih-Wen Hsiung ,  Jiun-Lei Jerry Yu ,  Fu-Wei Yao ,  Chun-Wei Hsu ,  Chen-Ju Yu ,  Fu-Chih Yang

IPC分类号： H01L31/102 ,  H01L29/66 ,  H01L29/778 ,  H01L29/20

CPC分类号： H01L29/66462 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/7787

摘要： The present disclosure relates to an enhancement mode gallium nitride (GaN) transistor device. The GaN transistor device has an electron supply layer located on top of a GaN layer. An etch stop layer (e.g., AlN) is disposed above the electron supply layer. A gate structure is formed on top of the etch stop layer, such that the bottom surface of the gate structure is located vertically above the etch stop layer. The position of etch stop layer in the GaN transistor device stack allows it to both enhance gate definition during processing (e.g., selective etching of the gate structure located on top of the AlN layer) and to act as a gate insulator that reduces gate leakage of the GaN transistor device.

摘要翻译： 本发明涉及增强型氮化镓（GaN）晶体管器件。 GaN晶体管器件具有位于GaN层顶部的电子供应层。 蚀刻停止层（例如，AlN）设置在电子供应层上方。 栅极结构形成在蚀刻停止层的顶部，使得栅极结构的底表面垂直位于蚀刻停止层上方。 GaN晶体管器件堆叠中的蚀刻停止层的位置允许其在处理期间增强栅极定义（例如，选择性蚀刻位于AlN层顶部的栅极结构），并且用作栅极绝缘体，以减小栅极泄漏 GaN晶体管器件。

公开(公告)号：US08860088B2

公开(公告)日：2014-10-14

申请号：US13403686

申请日：2012-02-23

申请人： Chen-Ju Yu ,  Fu-Wei Yao ,  Chun-Wei Hsu ,  Jiun-Lei Jerry Yu ,  Fu-Chih Yang ,  Chih-Wen Hsiung

发明人： Chen-Ju Yu ,  Fu-Wei Yao ,  Chun-Wei Hsu ,  Jiun-Lei Jerry Yu ,  Fu-Chih Yang ,  Chih-Wen Hsiung

IPC分类号： H01L29/778 ,  H01L21/335 ,  H01L29/20

CPC分类号： H01L29/7787 ,  H01L29/0619 ,  H01L29/2003 ,  H01L29/404 ,  H01L29/407 ,  H01L29/42316 ,  H01L29/4236 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/66462 ,  H01L29/7786

摘要： A semiconductor structure includes a first III-V compound layer. A second III-V compound layer is disposed on the first III-V compound layer and different from the first III-V compound layer in composition. A carrier channel is located between the first III-V compound layer and the second III-V compound layer. A source feature and a drain feature are disposed on the second III-V compound layer. A gate electrode is disposed over the second III-V compound layer between the source feature and the drain feature. Two slanted field plates are disposed on the two side walls of the combined opening of the opening in a protection layer and the opening in a dielectric cap layer disposed on the second III-V compound layer.

摘要翻译： 半导体结构包括第一III-V族化合物层。 第二III-V化合物层设置在第一III-V化合物层上，并且与组合物中的第一III-V化合物层不同。 载体通道位于第一III-V化合物层和第二III-V化合物层之间。 源特征和漏极特征设置在第二III-V复合层上。 栅电极设置在源特征和漏极特征之间的第二III-V化合物层之上。 两个倾斜的场板设置在保护层中的开口的组合开口的两个侧壁上，并且设置在设置在第二III-V化合物层上的电介质盖层中的开口。

公开(公告)号：US20130112986A1

公开(公告)日：2013-05-09

申请号：US13292487

申请日：2011-11-09

申请人： Chih-Wen Hsiung ,  Jiun-Lei Jerry Yu ,  Fu-Wei Yao ,  Chun-Wei Hsu ,  Chen-Ju Yu ,  Fu-Chih Yang

发明人： Chih-Wen Hsiung ,  Jiun-Lei Jerry Yu ,  Fu-Wei Yao ,  Chun-Wei Hsu ,  Chen-Ju Yu ,  Fu-Chih Yang

IPC分类号： H01L29/205 ,  H01L21/335 ,  B82Y99/00 ,  B82Y40/00

CPC分类号： H01L29/66462 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/7787

摘要： The present disclosure relates to an enhancement mode gallium nitride (GaN) transistor device. The GaN transistor device has an electron supply layer located on top of a GaN layer. An etch stop layer (e.g., AlN) is disposed above the electron supply layer. A gate structure is formed on top of the etch stop layer, such that the bottom surface of the gate structure is located vertically above the etch stop layer. The position of etch stop layer in the GaN transistor device stack allows it to both enhance gate definition during processing (e.g., selective etching of the gate structure located on top of the AlN layer) and to act as a gate insulator that reduces gate leakage of the GaN transistor device.

摘要翻译： 本发明涉及增强型氮化镓（GaN）晶体管器件。 GaN晶体管器件具有位于GaN层顶部的电子供应层。 蚀刻停止层（例如，AlN）设置在电子供应层上方。 栅极结构形成在蚀刻停止层的顶部，使得栅极结构的底表面垂直位于蚀刻停止层上方。 GaN晶体管器件堆叠中的蚀刻停止层的位置允许其在处理期间增强栅极定义（例如，选择性蚀刻位于AlN层顶部的栅极结构），并且用作栅极绝缘体，以减小栅极泄漏 GaN晶体管器件。

公开(公告)号：US09018677B2

公开(公告)日：2015-04-28

申请号：US13270502

申请日：2011-10-11

申请人： Fu-Wei Yao ,  Chun-Wei Hsu ,  Chen-Ju Yu ,  Jiun-Lei Jerry Yu ,  Fu-Chih Yang ,  Chih-Wen Hsiung

发明人： Fu-Wei Yao ,  Chun-Wei Hsu ,  Chen-Ju Yu ,  Jiun-Lei Jerry Yu ,  Fu-Chih Yang ,  Chih-Wen Hsiung

IPC分类号： H01L29/66 ,  H01L31/06 ,  H01L31/0256 ,  H01L21/338 ,  H01L21/02 ,  H01L29/778 ,  H01L29/20

CPC分类号： H01L21/0262 ,  H01L21/0254 ,  H01L29/2003 ,  H01L29/66462 ,  H01L29/7787

摘要： A semiconductor structure includes a first III-V compound layer. A second III-V compound layer is disposed on the first III-V compound layer and different from the first III-V compound layer in composition. A carrier channel is located between the first III-V compound layer and the second III-V compound layer. A source feature and a drain feature are disposed on the second III-V compound layer. A gate electrode is disposed over the second III-V compound layer between the source feature and the drain feature. A carrier channel depleting layer is disposed on the second III-V compound layer. The carrier channel depleting layer is deposited using plasma and a portion of the carrier channel depleting layer is under at least a portion of the gate electrode.

摘要翻译： 半导体结构包括第一III-V族化合物层。 第二III-V化合物层设置在第一III-V化合物层上，并且与组合物中的第一III-V化合物层不同。 载体通道位于第一III-V化合物层和第二III-V化合物层之间。 源特征和漏极特征设置在第二III-V复合层上。 栅电极设置在源特征和漏极特征之间的第二III-V化合物层之上。 载体通道耗尽层设置在第二III-V化合物层上。 使用等离子体沉积载流子通道耗尽层，并且载流子通道耗尽层的一部分位于栅电极的至少一部分之下。

公开(公告)号：US08841703B2

公开(公告)日：2014-09-23

申请号：US13297525

申请日：2011-11-16

申请人： King-Yuen Wong ,  Chen-Ju Yu ,  Fu-Wei Yao ,  Chun-Wei Hsu ,  Jiun-Lei Jerry Yu ,  Chih-Wen Hsiung ,  Fu-Chih Yang

发明人： King-Yuen Wong ,  Chen-Ju Yu ,  Fu-Wei Yao ,  Chun-Wei Hsu ,  Jiun-Lei Jerry Yu ,  Chih-Wen Hsiung ,  Fu-Chih Yang

IPC分类号： H01L29/66 ,  H01L29/51 ,  H01L29/778 ,  H01L29/207 ,  H01L29/20

CPC分类号： H01L29/7786 ,  H01L21/28264 ,  H01L29/2003 ,  H01L29/207 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66462 ,  H01L29/7787

摘要： A semiconductor structure includes a first III-V compound layer. A second III-V compound layer is disposed on the first III-V compound layer and is different from the first III-V compound layer in composition. A carrier channel is located between the first III-V compound layer and the second III-V compound layer. A source feature and a drain feature are disposed on the second III-V compound layer. A gate electrode is disposed over the second III-V compound layer between the source feature and the drain feature. A fluorine region is embedded in the second III-V compound layer under the gate electrode. A gate dielectric layer is disposed over the second III-V compound layer. The gate dielectric layer has a fluorine segment on the fluorine region and under at least a portion of the gate electrode.

摘要翻译： 半导体结构包括第一III-V族化合物层。 第二III-V化合物层设置在第一III-V化合物层上，并且与组合物中的第一III-V化合物层不同。 载体通道位于第一III-V化合物层和第二III-V化合物层之间。 源特征和漏极特征设置在第二III-V复合层上。 栅电极设置在源特征和漏极特征之间的第二III-V化合物层之上。 在栅电极下方的第二III-V化合物层中嵌入有氟区。 栅介质层设置在第二III-V化合物层上。 栅极电介质层在氟区域上具有氟链段，并且在栅电极的至少一部分下方具有氟链段。

公开(公告)号：US08680535B2

公开(公告)日：2014-03-25

申请号：US13354768

申请日：2012-01-20

申请人： Fu-Wei Yao ,  Chun-Wei Hsu ,  Chen-Ju Yu ,  Jiun-Lei Jerry Yu ,  Fu-Chih Yang ,  Chih-Wen Hsiung ,  King-Yuen Wong

发明人： Fu-Wei Yao ,  Chun-Wei Hsu ,  Chen-Ju Yu ,  Jiun-Lei Jerry Yu ,  Fu-Chih Yang ,  Chih-Wen Hsiung ,  King-Yuen Wong

IPC分类号： H01L29/15

CPC分类号： H01L29/402 ,  H01L29/2003 ,  H01L29/66462 ,  H01L29/7787

摘要： A HEMT includes a silicon substrate, an unintentionally doped gallium nitride (UID GaN) layer over the silicon substrate, a donor-supply layer over the UID GaN layer, a gate structure, a drain, and a source over the donor-supply layer, and a passivation material layer having one or more buried portions contacting or almost contacting the UID GaN layer. A carrier channel layer at the interface of the donor-supply layer and the UID GaN layer has patches of non-conduction in a drift region between the gate and the drain. A method for making the HEMT is also provided.

摘要翻译： HEMT包括硅衬底，硅衬底上的无意掺杂的氮化镓（UID GaN）层，在UID GaN层上的施主供体层，在供体层上的栅极结构，漏极和源极， 以及具有与UID GaN层接触或几乎接触的一个或多个掩埋部分的钝化材料层。 在施主供体层和UID GaN层的界面处的载流子通道层在栅极和漏极之间的漂移区域中具有非导通的斑块。 还提供了制造HEMT的方法。

公开(公告)号：US09165839B2

公开(公告)日：2015-10-20

申请号：US13418538

申请日：2012-03-13

申请人： King-Yuen Wong ,  Chun-Wei Hsu ,  Chen-Ju Yu ,  Fu-Wei Yao ,  Jiun-Lei Jerry Yu ,  Fu-Chih Yang ,  Po-Chih Chen

发明人： King-Yuen Wong ,  Chun-Wei Hsu ,  Chen-Ju Yu ,  Fu-Wei Yao ,  Jiun-Lei Jerry Yu ,  Fu-Chih Yang ,  Po-Chih Chen

IPC分类号： H01L29/778 ,  H01L21/8252 ,  H01L29/66 ,  H01L29/10 ,  H01L27/06 ,  H01L27/02 ,  H01L29/20

CPC分类号： H01L27/0255 ,  H01L21/02381 ,  H01L21/0254 ,  H01L21/26513 ,  H01L21/26546 ,  H01L21/30612 ,  H01L21/76877 ,  H01L21/76898 ,  H01L21/8252 ,  H01L21/8258 ,  H01L23/5226 ,  H01L27/0605 ,  H01L29/1075 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/6609 ,  H01L29/66462 ,  H01L29/7787 ,  H01L29/861

摘要： The present disclosure provides a semiconductor device. The semiconductor device includes a silicon substrate. A first III-V compound layer is disposed over the silicon substrate. A second III-V compound layer is disposed over the first III-V compound layer. The semiconductor device includes a transistor disposed over the first III-V compound layer and partially in the second III-V compound layer. The semiconductor device includes a diode disposed in the silicon substrate. The semiconductor device includes a via coupled to the diode and extending through at least the first III-V compound layer. The via is electrically coupled to the transistor or disposed adjacent to the transistor.

摘要翻译： 本发明提供一种半导体器件。 半导体器件包括硅衬底。 第一III-V化合物层设置在硅衬底上。 第二III-V化合物层设置在第一III-V化合物层上。 半导体器件包括设置在第一III-V化合物层上并部分地在第二III-V化合物层中的晶体管。 半导体器件包括设置在硅衬底中的二极管。 半导体器件包括连接到二极管并延伸穿过至少第一III-V复合层的通孔。 通孔电耦合到晶体管或与晶体管相邻设置。

公开(公告)号：US09111905B2

公开(公告)日：2015-08-18

申请号：US13434431

申请日：2012-03-29

申请人： Fu-Wei Yao ,  Chen-Ju Yu ,  King-Yuen Wong ,  Chun-Wei Hsu ,  Jiun-Lei Jerry Yu ,  Fu-Chih Yang ,  Chun Lin Tsai

发明人： Fu-Wei Yao ,  Chen-Ju Yu ,  King-Yuen Wong ,  Chun-Wei Hsu ,  Jiun-Lei Jerry Yu ,  Fu-Chih Yang ,  Chun Lin Tsai

IPC分类号： H01L29/66 ,  H01L29/417 ,  H01L29/778 ,  H01L29/08

CPC分类号： H01L29/452 ,  H01L21/0254 ,  H01L21/02543 ,  H01L21/02546 ,  H01L21/28575 ,  H01L29/0843 ,  H01L29/20 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/41725 ,  H01L29/66462 ,  H01L29/7786 ,  H01L29/7787

摘要： A high electron mobility transistor (HEMT) includes a first III-V compound layer. A second III-V compound layer is disposed on the first III-V compound layer and is different from the first III-V compound layer in composition. A carrier channel is located between the first III-V compound layer and the second III-V compound layer. A salicide source feature and a salicide drain feature are in contact with the first III-V compound layer through the second III-V compound layer. A gate electrode is disposed over a portion of the second III-V compound layer between the salicide source feature and the salicide drain feature.

摘要翻译： 高电子迁移率晶体管（HEMT）包括第一III-V族化合物层。 第二III-V化合物层设置在第一III-V化合物层上，并且与组合物中的第一III-V化合物层不同。 载体通道位于第一III-V化合物层和第二III-V化合物层之间。 自杀剂源特征和自杀物排放特征通过第二III-V化合物层与第一III-V化合物层接触。 栅极电极设置在第一III-V化合物层的一部分之间，位于自对准硅化物源特征和自对准硅化物漏极特征之间。

公开(公告)号：US09379191B2

公开(公告)日：2016-06-28

申请号：US13338962

申请日：2011-12-28

申请人： Chun-Wei Hsu ,  Jiun-Lei Jerry Yu ,  Fu-Wei Yao ,  Chen-Ju Yu ,  Fu-Chih Yang ,  Chun Lin Tsai

发明人： Chun-Wei Hsu ,  Jiun-Lei Jerry Yu ,  Fu-Wei Yao ,  Chen-Ju Yu ,  Fu-Chih Yang ,  Chun Lin Tsai

IPC分类号： H01L29/267 ,  H01L29/43 ,  H01L29/66 ,  H01L29/778 ,  H01L29/417 ,  H01L29/10 ,  H01L29/20

CPC分类号： H01L29/66462 ,  H01L21/02271 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/267 ,  H01L29/41766 ,  H01L29/432 ,  H01L29/7786 ,  H01L2924/0002

摘要： A high electron mobility transistor (HEMT) includes a first III-V compound layer. A second III-V compound layer is disposed on the first III-V compound layer and is different from the first III-V compound layer in composition. A carrier channel is located between the first III-V compound layer and the second III-V compound layer. A source feature and a drain feature are disposed on the second III-V compound layer. A p-type layer is disposed on a portion of the second III-V compound layer between the source feature and the drain feature. A gate electrode is disposed on the p-type layer. The gate electrode includes a refractory metal. A depletion region is disposed in the carrier channel and under the gate electrode.

摘要翻译： 高电子迁移率晶体管（HEMT）包括第一III-V族化合物层。 第二III-V化合物层设置在第一III-V化合物层上，并且与组合物中的第一III-V化合物层不同。 载体通道位于第一III-V化合物层和第二III-V化合物层之间。 源特征和漏极特征设置在第二III-V复合层上。 p型层设置在源特征和漏极特征之间的第二III-V化合物层的一部分上。 栅电极设置在p型层上。 栅电极包括难熔金属。 耗尽区域设置在载流子通道中和栅电极下方。