公开(公告)号：US07644210B1

公开(公告)日：2010-01-05

申请号：US11524044

申请日：2006-09-19

申请人： John Banning ,  Brett Coon ,  Linus Torvalds ,  Brian Choy ,  Malcolm Wing ,  Patrick Gainer

发明人： John Banning ,  Brett Coon ,  Linus Torvalds ,  Brian Choy ,  Malcolm Wing ,  Patrick Gainer

IPC分类号： G06F9/30 ,  G06F15/00

CPC分类号： G06F9/45504

摘要： Dynamic translation of indirect branch instructions of a target application by a host processor is enhanced by including a cache to provide access to the addresses of the most frequently used translations of a host computer, minimizing the need to access the translation buffer. Entries in the cache have a host instruction address and tags that may include a logical address of the instruction of the target application, the physical address of that instruction, the code segment limit to the instruction, and the context value of the host processor associated with that instruction. The cache may be a software cache apportioned by software from the main processor memory or a hardware cache separate from main memory.

摘要翻译： 主机处理器对目标应用的间接分支指令的动态转换通过包括高速缓存来提供对主计算机最常使用的翻译的地址的访问来增强，从而最小化访问翻译缓冲器的需要。 缓存中的条目具有主机指令地址和标签，其可以包括目标应用的指令的逻辑地址，该指令的物理地址，指令的代码段限制以及与该指令相关联的主处理器的上下文值 那个指令。 高速缓存可以是由主处理器存储器的软件或与主存储器分离的硬件缓存分配的软件高速缓存。

公开(公告)号：US07111096B1

公开(公告)日：2006-09-19

申请号：US10463233

申请日：2003-06-17

申请人： John Banning ,  Brett Coon ,  Linus Torvalds ,  Brian Choy ,  Malcolm Wing ,  Patrick Gainer

发明人： John Banning ,  Brett Coon ,  Linus Torvalds ,  Brian Choy ,  Malcolm Wing ,  Patrick Gainer

IPC分类号： G06F9/30 ,  G06F9/455 ,  G06F15/00

CPC分类号： G06F9/45504

摘要： Dynamic translation of indirect branch instructions of a target application by a host processor is enhanced by including a cache to provide access to the addresses of the most frequently used translations of a host computer, minimizing the need to access the translation buffer. Entries in the cache have a host instruction address and tags that may include a logical address of the instruction of the target application, the physical address of that instruction, the code segment limit to the instruction, and the context value of the host processor associated with that instruction. The cache may be a software cache apportioned by software from the main processor memory or a hardware cache separate from main memory.

摘要翻译： 主机处理器对目标应用的间接分支指令的动态转换通过包括高速缓存来提供对主计算机最常使用的翻译的地址的访问来增强，从而最小化访问翻译缓冲器的需要。 缓存中的条目具有主机指令地址和标签，其可以包括目标应用的指令的逻辑地址，该指令的物理地址，指令的代码段限制以及与该指令相关联的主处理器的上下文值 那个指令。 高速缓存可以是由主处理器存储器的软件或与主存储器分离的硬件缓存分配的软件高速缓存。

公开(公告)号：US06615300B1

公开(公告)日：2003-09-02

申请号：US09596279

申请日：2000-06-19

申请人： John Banning ,  Brett Coon ,  Linus Torvalds ,  Brian Choy ,  Malcolm Wing ,  Patrick Gainer

发明人： John Banning ,  Brett Coon ,  Linus Torvalds ,  Brian Choy ,  Malcolm Wing ,  Patrick Gainer

IPC分类号： G06F906

CPC分类号： G06F9/45504

摘要： Dynamic translation of indirect branch instructions of a target application by a host processor is enhanced by including a cache to provide access to the addresses of the most frequently used translations of a host computer, minimizing the need to access the translation buffer. Each entry in the cache includes a host instruction address, a logical address of the instruction of the target application, the physical address of that instruction, the code segment limit to the instruction, and the context value of the host processor associated with that instruction, the last four named components constituting tags to the host instruction address, and a valid-invalid bit. In a basic embodiment, the cache is a software cache apportioned by software from the main processor memory chips.

摘要翻译： 主机处理器对目标应用的间接分支指令的动态转换通过包括高速缓存来提供对主计算机最常使用的翻译的地址的访问来增强，从而最小化访问翻译缓冲器的需要。 缓存中的每个条目包括主机指令地址，目标应用程序的指令的逻辑地址，该指令的物理地址，指令的代码段限制以及与该指令相关联的主机处理器的上下文值， 最后四个命名的组件构成主机指令地址的标签，以及一个有效的无效位。 在基本实施例中，高速缓存是由主处理器存储器芯片的软件分配的软件缓存。

公开(公告)号：US07228242B2

公开(公告)日：2007-06-05

申请号：US10334748

申请日：2002-12-31

申请人： Andrew Read ,  Malcolm Wing ,  Louis C. Kordus ,  Thomas E. Stewart

发明人： Andrew Read ,  Malcolm Wing ,  Louis C. Kordus ,  Thomas E. Stewart

IPC分类号： G06F19/00

CPC分类号： G06F1/324 ,  G06F1/3203 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/172

摘要： A method and system of adaptive power control based on pre package characterization of integrated circuits. Characteristics of a specific integrated circuit are used to adaptively control power of the integrated circuit.

摘要翻译： 基于集成电路预包装表征的自适应功率控制方法与系统。 特定集成电路的特性用于自适应地控制集成电路的功率。

公开(公告)号：US20060092695A1

公开(公告)日：2006-05-04

申请号：US10979839

申请日：2004-11-02

申请人： Malcolm Wing ,  Godfrey D'Souza ,  Ed McKernan

发明人： Malcolm Wing ,  Godfrey D'Souza ,  Ed McKernan

IPC分类号： G11C11/50 ,  G11C11/00

CPC分类号： G11C14/00 ,  B82Y10/00 ,  G11C13/025 ,  G11C23/00

摘要： A memory array including a hybrid electromechanical and semiconductor memory cell, and circuitry for addressing and controlling read, write, and erase accesses of the memory cells to be of a single cycle.

摘要翻译： 包括混合机电和半导体存储器单元的存储器阵列，以及用于寻址和控制存储器单元的读取，写入和擦除访问为单个周期的电路。

公开(公告)号：US20140063902A1

公开(公告)日：2014-03-06

申请号：US13600161

申请日：2012-08-30

申请人： Ravi Sunkavalli ,  Ishai Naveh ,  Malcolm Wing

发明人： Ravi Sunkavalli ,  Ishai Naveh ,  Malcolm Wing

IPC分类号： G11C11/00 ,  G11C8/00

CPC分类号： G11C11/225 ,  G11C8/12 ,  G11C11/165 ,  G11C11/22 ,  G11C11/2275 ,  G11C13/0002 ,  G11C13/0004 ,  G11C13/0011 ,  G11C13/0033 ,  G11C13/0035 ,  G11C13/0069 ,  G11C16/3495 ,  G11C2029/0411

摘要： A memory device can include a plurality of physical blocks that each include a number of memory elements programmable between at least two different impedance states, the memory elements being subject to degradation in performance; and bias circuits configured to applying healing electrical conditions to at least one spare physical block that does not contain valid data; wherein the healing electrical conditions are different from write operation electrical conditions, and reverse degradation of the memory elements of the at least one spare physical block.

摘要翻译： 存储器设备可以包括多个物理块，每个物理块包括可在至少两个不同阻抗状态之间可编程的多个存储器元件，存储器元件遭受性能下降; 以及偏置电路，被配置为将愈合电气条件应用于不包含有效数据的至少一个备用物理块; 其中所述愈合电气条件不同于写入操作电气条件，以及所述至少一个备用物理块的存储器元件的反向劣化。

公开(公告)号：US06820216B2

公开(公告)日：2004-11-16

申请号：US09822929

申请日：2001-03-30

申请人： Robert Cmelik ,  Malcolm Wing

发明人： Robert Cmelik ,  Malcolm Wing

IPC分类号： G06F1100

CPC分类号： G06F9/3863 ,  G06F9/30087 ,  G06F11/1405

摘要： A process which stores an indication of a next instruction in a sequence of instructions which is to be executed whenever during execution of instructions of the sequence it is apparent that state of the process is consistent, and refers to the stored indication to determine an instruction at which to begin re-execution of the sequence after executing a fault handler initiated by an interrupt to the sequence.

摘要翻译： 存储指令序列中的指令序列的处理，每当在该序列的指令执行期间，执行该指令序列的显示状态是显而易见的，该过程的状态是一致的，并且参考所存储的指示来确定指令的指令 其在执行由中断向序列发起的故障处理程序之后开始重新执行序列。

公开(公告)号：US08982602B2

公开(公告)日：2015-03-17

申请号：US13600144

申请日：2012-08-30

申请人： Ravi Sunkavalli ,  Malcolm Wing

发明人： Ravi Sunkavalli ,  Malcolm Wing

IPC分类号： G11C13/00 ,  G11C7/00 ,  G11C7/10 ,  G11C7/12 ,  G11C7/22 ,  G11C11/419 ,  G11C11/56 ,  G11C7/08 ,  G11C11/16 ,  G11C16/26

CPC分类号： G11C13/0069 ,  G11C7/00 ,  G11C7/08 ,  G11C7/1045 ,  G11C11/005 ,  G11C11/1673 ,  G11C11/1675 ,  G11C11/1693 ,  G11C11/419 ,  G11C11/5642 ,  G11C13/0002 ,  G11C13/0004 ,  G11C13/0011 ,  G11C13/004 ,  G11C13/0061 ,  G11C16/26

摘要： A memory device can include a plurality of memory elements programmable between different impedance states; and circuits configured to apply first electrical conditions to one group of memory elements and second electrical conditions, different from the first electrical conditions, to another group of memory elements to vary a speed of an access operation to the different groups of memory elements.

摘要翻译： 存储器件可以包括可在不同阻抗状态之间编程的多个存储器元件; 以及被配置为将第一电气条件应用于不同于第一电气条件的一组存储器元件和第二电气条件的另一组存储器元件以改变对不同组的存储器元件的访问操作的速度的电路。

公开(公告)号：US08902631B2

公开(公告)日：2014-12-02

申请号：US13600161

申请日：2012-08-30

申请人： Ravi Sunkavalli ,  Ishai Naveh ,  Malcolm Wing

发明人： Ravi Sunkavalli ,  Ishai Naveh ,  Malcolm Wing

IPC分类号： G11C11/00

CPC分类号： G11C11/225 ,  G11C8/12 ,  G11C11/165 ,  G11C11/22 ,  G11C11/2275 ,  G11C13/0002 ,  G11C13/0004 ,  G11C13/0011 ,  G11C13/0033 ,  G11C13/0035 ,  G11C13/0069 ,  G11C16/3495 ,  G11C2029/0411

摘要： A memory device can include a plurality of physical blocks that each include a number of memory elements programmable between at least two different impedance states, the memory elements being subject to degradation in performance; and bias circuits configured to applying healing electrical conditions to at least one spare physical block that does not contain valid data; wherein the healing electrical conditions are different from write operation electrical conditions, and reverse degradation of the memory elements of the at least one spare physical block.

摘要翻译： 存储器设备可以包括多个物理块，每个物理块包括可在至少两个不同阻抗状态之间可编程的多个存储器元件，存储器元件遭受性能下降; 以及偏置电路，被配置为将愈合电气条件应用于不包含有效数据的至少一个备用物理块; 其中所述愈合电气条件不同于写入操作电气条件，以及所述至少一个备用物理块的存储器元件的反向劣化。

公开(公告)号：US20140089560A1

公开(公告)日：2014-03-27

申请号：US13626721

申请日：2012-09-25

申请人： Ravi Sunkavalli ,  Malcolm Wing

发明人： Ravi Sunkavalli ,  Malcolm Wing

IPC分类号： G06F12/00

CPC分类号： G06F12/0246 ,  G06F11/00 ,  G06F11/1072 ,  G11C7/1006 ,  G11C7/1012 ,  G11C11/56 ,  G11C11/5628 ,  G11C11/5678 ,  G11C13/0002 ,  G11C13/0004 ,  G11C13/0033 ,  G11C13/0069 ,  G11C16/349 ,  G11C29/82 ,  G11C2211/5649

摘要： A memory system can include a plurality of memory elements each comprising a memory layer having at least one layer programmable between at least two different impedance states; a data input configured to receive multi-bit write data values; and a permutation circuit coupled between the memory elements and the data input, and configured to repeatedly permute the multi-bit write data values prior to writing such data values into the memory elements.

摘要翻译： 存储器系统可以包括多个存储器元件，每个存储器元件包括具有在至少两个不同阻抗状态之间可编程的至少一个层的存储器层; 配置为接收多位写数据值的数据输入; 以及置换电路，其耦合在所述存储器元件和所述数据输入之间，并且被配置为在将所述数据值写入所述存储器元件之前重复地排列所述多位写数据值。