公开(公告)号：US07001697B2

公开(公告)日：2006-02-21

申请号：US10623616

申请日：2003-07-22

申请人： Jong-Rak Park ,  Seong-Woon Choi ,  Gi-Sung Yeo ,  Sung-Hoon Jang

发明人： Jong-Rak Park ,  Seong-Woon Choi ,  Gi-Sung Yeo ,  Sung-Hoon Jang

IPC分类号： G01F9/00

CPC分类号： G02B27/0927 ,  G02B5/1871 ,  G02B27/09 ,  G02B27/0938 ,  G02B27/46 ,  G03F1/50 ,  G03F7/70191

摘要： A photomask for use in photolithography has substrate, a main pattern at one side of the substrate, and a transparency-adjusting layer at the other side of the substrate. The transparency-adjusting layer has a characteristic that allows it to change the intensity of the illumination incident on the main pattern during the exposure process accordingly. In manufacturing the photomask, a first exposure process is carried out on a wafer using just the substrate and main pattern. The critical dimensions of elements of the pattern formed on the wafer as a result of the first exposure process are measured. Differences between these critical dimensions and a reference critical dimension are then used in designing a layout of the transparency-adjusting layer in which the characteristic of the layer is varied to compensate for such differences.

摘要翻译： 用于光刻的光掩模具有衬底，衬底一侧的主图案和衬底另一侧的透明度调节层。 透明度调整层具有允许其在曝光处理期间改变在主图案上入射的照明强度的特性。 在制造光掩模时，仅使用基板和主图案在晶片上进行第一曝光处理。 测量作为第一曝光处理的结果在晶片上形成的图案的元件的临界尺寸。 然后在设计透明度调整层的布局时，将这些关键尺寸与参考临界尺寸之间的差异用于改变层的特性以补偿这种差异。

公开(公告)号：US07862988B2

公开(公告)日：2011-01-04

申请号：US11529310

申请日：2006-09-29

申请人： Cha-Won Koh ,  Yool Kang ,  Sang-Gyun Woo ,  Seok-Hwan Oh ,  Gi-Sung Yeo ,  Ji-Young Lee

发明人： Cha-Won Koh ,  Yool Kang ,  Sang-Gyun Woo ,  Seok-Hwan Oh ,  Gi-Sung Yeo ,  Ji-Young Lee

IPC分类号： G03F7/26

CPC分类号： G03F7/40 ,  H01L21/0273 ,  H01L21/0337 ,  H01L21/0338

摘要： Provided is a method for forming patterns of a semiconductor device. According to the method, first mask patterns may be formed on a substrate, and second mask patterns may be formed on sidewalls of each first mask pattern. Third mask patterns may fill spaces formed between adjacent second mask patterns, and the second mask patterns may be removed. A portion of the substrate may then be removed using the first and third mask patterns as etch masks.

摘要翻译： 提供了一种用于形成半导体器件的图案的方法。 根据该方法，可以在衬底上形成第一掩模图案，并且可以在每个第一掩模图案的侧壁上形成第二掩模图案。 第三掩模图案可以填充在相邻的第二掩模图案之间形成的空间，并且可以去除第二掩模图案。 然后可以使用第一和第三掩模图案作为蚀刻掩模去除衬底的一部分。

公开(公告)号：US20100190303A1

公开(公告)日：2010-07-29

申请号：US12654798

申请日：2010-01-04

申请人： Man-Hyoung Ryoo ,  Gi-Sung Yeo ,  Si-Hyeung Lee ,  Gyu-Chul Kim ,  Sung-Gon Jung ,  Chang-Min Park ,  Hoo-Sung Cho

发明人： Man-Hyoung Ryoo ,  Gi-Sung Yeo ,  Si-Hyeung Lee ,  Gyu-Chul Kim ,  Sung-Gon Jung ,  Chang-Min Park ,  Hoo-Sung Cho

IPC分类号： H01L21/8239

CPC分类号： H01L27/088 ,  G11C11/412 ,  H01L27/0203 ,  H01L27/1104 ,  Y10S257/903

摘要： According to some embodiments of the invention, a substrate doped with a P type impurity is provided. An N type impurity is doped into the substrate to divide the substrate into a P type impurity region and an N type impurity region. Active patterns having a first pitch are formed in the P type and N type impurity regions. Gate patterns having a second pitch are formed on the active patterns in a direction substantially perpendicular to the active patterns. Other embodiments are described and claimed.

摘要翻译： 根据本发明的一些实施例，提供掺杂有P型杂质的衬底。 在衬底中掺杂N型杂质以将衬底分成P型杂质区和N型杂质区。 在P型和N型杂质区中形成具有第一间距的有源图案。 具有第二间距的栅极图案在与有源图案基本垂直的方向上形成在有源图案上。 描述和要求保护其他实施例。

公开(公告)号：US20090291561A1

公开(公告)日：2009-11-26

申请号：US12511538

申请日：2009-07-29

申请人： Cha-Won Koh ,  Sang-Gyun Woo ,  Gi-Sung Yeo ,  Myoung-Ho Jung

发明人： Cha-Won Koh ,  Sang-Gyun Woo ,  Gi-Sung Yeo ,  Myoung-Ho Jung

IPC分类号： H01L21/3065 ,  H01L21/306

CPC分类号： G03F7/11 ,  G03F7/0752 ,  G03F7/40 ,  H01L21/0271 ,  H01L21/0337 ,  H01L21/31138 ,  H01L21/31144

摘要： Disclosed is a method of forming a pattern. A first organic polymer layer is formed on a substrate on which an underlying layer, and then a second organic polymer layer, which has an opening partially exposing the first organic polymer layer, is formed on the first organic polymer layer. Next, a silicon-containing polymer layer is formed on the second organic polymer layer to cover the opening. The silicon-containing polymer layer is oxidized and simultaneously the second organic polymer layer and the first organic polymer layer are ashed by oxygen plasma to form a pattern having an anisotropy-shape. The underlying layer is etched using the silicon-containing polymer layer and the first organic polymer layer as an etching mask to form a pattern.

摘要翻译： 公开了形成图案的方法。 在第一有机聚合物层上形成第一有机聚合物层，在其上具有下层，然后形成具有部分暴露第一有机聚合物层的开口的第二有机聚合物层。 接下来，在第二有机聚合物层上形成含硅聚合物层以覆盖开口。 含硅聚合物层被氧化，同时第二有机聚合物层和第一有机聚合物层被氧等离子体灰化，形成具有各向异性形状的图案。 使用含硅聚合物层和第一有机聚合物层作为蚀刻掩模蚀刻下层，以形成图案。

公开(公告)号：US20090218609A1

公开(公告)日：2009-09-03

申请号：US12465202

申请日：2009-05-13

申请人： Doo-Hoon Goo ,  Han-Ku Cho ,  Joo-Tae Moon ,  Sang-Gyun Woo ,  Gi-Sung Yeo ,  Kyoung-Yun Baek

发明人： Doo-Hoon Goo ,  Han-Ku Cho ,  Joo-Tae Moon ,  Sang-Gyun Woo ,  Gi-Sung Yeo ,  Kyoung-Yun Baek

IPC分类号： H01L27/108

CPC分类号： H01L27/10814 ,  H01L27/0207 ,  H01L27/10882 ,  H01L27/11502

摘要： A semiconductor memory device may include a substrate having a plurality of active regions wherein each active region has a length in a direction of a first axis and a width in a direction of a second axis. The length may be greater than the width, and the plurality of active regions may be provided in a plurality of columns of active regions in the direction of the second axis. A plurality of wordline pairs may be provided on the substrate, with each wordline pair crossing active regions of a respective column of active regions defining a drain portion of each active region between wordlines of the respective wordline pair. A plurality of bitlines on the substrate may cross the plurality of wordline pairs, with each bitline being electrically coupled to a respective drain portion of an active region of each column, and with each bitline being arranged between the respective drain portion and another drain portion of an adjacent active region of the same column.

摘要翻译： 半导体存储器件可以包括具有多个有源区的衬底，其中每个有源区具有在第一轴的方向上的长度和在第二轴的方向上的宽度。 长度可以大于宽度，并且多个有源区可以在第二轴的方向上设置在多个有效区列中。 可以在衬底上提供多个字线对，其中每个字线对跨越相应的有效区域列的有源区域，在相应字线对的字线之间限定每个有效区域的漏极部分。 衬底上的多个位线可以跨过多个字线对，每个位线电耦合到每个列的有源区的相应漏极部分，并且每个位线布置在相应的漏极部分和另一个漏极部分的另一个漏极部分之间 相同列的相邻有效区域。

公开(公告)号：US20070020565A1

公开(公告)日：2007-01-25

申请号：US11429071

申请日：2006-05-08

申请人： Cha-Won Koh ,  Sang-Gyun Woo ,  Jeong-Lim Nam ,  Kyeong-Koo Chi ,  Seok-Hwan Oh ,  Gi-Sung Yeo ,  Seung-Pil Chung ,  Heung-Sik Park

发明人： Cha-Won Koh ,  Sang-Gyun Woo ,  Jeong-Lim Nam ,  Kyeong-Koo Chi ,  Seok-Hwan Oh ,  Gi-Sung Yeo ,  Seung-Pil Chung ,  Heung-Sik Park

IPC分类号： G03F7/26

CPC分类号： G03F7/0035 ,  G03F7/40 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139

摘要： Methods of fabricating a semiconductor device are provided. Methods of forming a finer pattern of a semiconductor device using a buffer layer for retarding, or preventing, bridge formation between patterns in the formation of a finer pattern below resolution limits of a photolithography process by double patterning are also provided. A first hard mask layer and/or a second hard mask layer may be formed on a layer of a substrate to be etched. A first etch mask pattern of a first pitch may be formed on the second hard mask layer. After a buffer layer is formed on the overall surface of the substrate, a second etch mask pattern of a second pitch may be formed thereon in a region between the first etch mask pattern. The buffer layer may be anisotropically etched using the second etch mask pattern as an etch mask, forming a buffer layer pattern. The second hard mask layer may be anisotropically etched using the first etch mask pattern and/or the buffer layer pattern as etch masks, forming a second hard mask pattern. The first hard mask layer may be anisotropically etched using the second hard mask pattern as an etch mask, forming a first hard mask pattern. The etched layer may be anisotropically etched using the first hard mask pattern as an etch mask.

摘要翻译： 提供制造半导体器件的方法。 还提供了使用缓冲层来形成更精细图案的半导体器件的方法，该缓冲层用于通过双重图案化来形成更精细图案的低于分辨率极限的光刻工艺的图案之间桥接形成。 可以在要蚀刻的基板的层上形成第一硬掩模层和/或第二硬掩模层。 可以在第二硬掩模层上形成第一间距的第一蚀刻掩模图案。 在衬底的整个表面上形成缓冲层之后，可以在第一蚀刻掩模图案之间的区域中形成第二间距的第二蚀刻掩模图案。 可以使用第二蚀刻掩模图案作为蚀刻掩模来各向异性地蚀刻缓冲层，形成缓冲层图案。 可以使用第一蚀刻掩模图案和/或缓冲层图案作为蚀刻掩模对第二硬掩模层进行各向异性蚀刻，形成第二硬掩模图案。 可以使用第二硬掩模图案作为蚀刻掩模对第一硬掩模层进行各向异性蚀刻，形成第一硬掩模图案。 蚀刻层可以使用第一硬掩模图案作为蚀刻掩模进行各向异性蚀刻。

公开(公告)号：US06537713B2

公开(公告)日：2003-03-25

申请号：US09761618

申请日：2001-01-16

申请人： Gi-Sung Yeo

发明人： Gi-Sung Yeo

IPC分类号： G03F900

CPC分类号： H01L23/544 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

摘要： Multilayer alignment keys in an integrated structure and a method of aligning using the keys are provided. Alignment keys are formed on a semiconductor substrate in a multilayer structure. The length of the alignment key in one layer can be different from that of the alignment key in underlying and/or overlying layer. Alternatively, the number of alignment keys can be different in each layer. Thus alignment weight can be imposed differently on each layer, thereby increasing alignment accuracy.

摘要翻译： 提供了一体化结构中的多层对齐键和使用键对准的方法。 在多层结构中的半导体衬底上形成对准键。 一层中对齐键的长度可能与底层和/或上覆层中的对齐键的长度不同。 或者，对准键的数量可以在每个层中不同。 因此，可以在每层上施加不同的对准重量，从而提高对准精度。

公开(公告)号：US08013375B2

公开(公告)日：2011-09-06

申请号：US12465234

申请日：2009-05-13

申请人： Duo-Hoon Goo ,  Han-Ku Cho ,  Joo-Tac Moon ,  Sang-Gyun Woo ,  Gi-Sung Yeo ,  Kyoung-Yun Baek

发明人： Duo-Hoon Goo ,  Han-Ku Cho ,  Joo-Tac Moon ,  Sang-Gyun Woo ,  Gi-Sung Yeo ,  Kyoung-Yun Baek

IPC分类号： H01L27/108

CPC分类号： H01L27/10814 ,  H01L27/0207 ,  H01L27/10882 ,  H01L27/11502

摘要： A semiconductor memory device may include a semiconductor substrate having a plurality of active regions wherein each active region has a length in a direction of a first axis and a width in a direction of a second axis. The length may be greater than the width, and the plurality of active regions may be provided in a plurality of columns in the direction of the second axis. A plurality of wordline pairs may be provided on the substrate, with each wordline pair crossing active regions of a respective column of active regions defining a drain portion of each active region between wordlines of the respective wordline pair. A plurality of bitlines on the substrate may cross the plurality of wordline pairs, with each bitline being electrically coupled to a drain portion of a respective active region of each column, and with each bitline crossing drain portions of active regions of adjacent columns in different directions so that different portions of a same bitline are aligned in different directions on different active regions of adjacent columns.

摘要翻译： 半导体存储器件可以包括具有多个有源区的半导体衬底，其中每个有源区具有在第一轴的方向上的长度和在第二轴的方向上的宽度。 长度可以大于宽度，并且多个有源区域可以在第二轴线的方向上以多个列设置。 可以在衬底上提供多个字线对，其中每个字线对跨越相应的有效区域列的有源区域，在相应字线对的字线之间限定每个有效区域的漏极部分。 衬底上的多个位线可以跨越多个字线对，每个位线电耦合到每列的相应有源区的漏极部分，并且每个位线在不同方向上与相邻列的有源区域的漏极部分交叉 使得相同位线的不同部分在相邻列的不同有效区域上在不同方向上对准。

公开(公告)号：US20090218654A1

公开(公告)日：2009-09-03

申请号：US12465261

申请日：2009-05-13

申请人： Don-Hoon Goo ,  Han-Ku Cho ,  Joo-Tae Moon ,  Sang-Gyun Woo ,  Gi-Sung Yeo ,  Kyoung-Yun Baek

发明人： Don-Hoon Goo ,  Han-Ku Cho ,  Joo-Tae Moon ,  Sang-Gyun Woo ,  Gi-Sung Yeo ,  Kyoung-Yun Baek

IPC分类号： H01L29/06 ,  H01L29/68

CPC分类号： H01L27/10814 ,  H01L27/0207 ,  H01L27/10882 ,  H01L27/11502

摘要： A semiconductor memory device may include a semiconductor substrate having an active region thereof, and the active region may have a length and a width, with the length being greater than the width. A field isolation layer may be on the semiconductor substrate surrounding the active region. First and second wordlines may be on the substrate crossing the active region, with the first and second wordlines defining a drain portion of the active region between the first and second wordlines and first and second source portions of the active region at opposite ends of the active region. First and second memory storage elements may be respectively coupled to the first and second source portions of the active region, with the first and second wordlines being between portions of the respective first and second memory storage elements and the active region in a direction perpendicular to a surface of the substrate.

摘要翻译： 半导体存储器件可以包括具有其有源区的半导体衬底，并且有源区可以具有长度和宽度，其长度大于宽度。 场隔离层可以在围绕有源区的半导体衬底上。 第一和第二字线可以在与有源区交叉的衬底上，其中第一和第二字线限定在第一和第二字线之间的有源区的漏极部分和有源区的第一和第二源极部分在有源区域的相对端处 地区。 第一和第二存储器存储元件可以分别耦合到有源区域的第一和第二源极部分，其中第一和第二字线在相应的第一和第二存储器存储元件的部分之间，并且有源区域在垂直于 基板的表面。

公开(公告)号：US20070077524A1

公开(公告)日：2007-04-05

申请号：US11529310

申请日：2006-09-29

申请人： Cha-Won Koh ,  Yool Kang ,  Sang-Gyun Woo ,  Seok-Hwan Oh ,  Gi-Sung Yeo ,  Ji-Young Lee

发明人： Cha-Won Koh ,  Yool Kang ,  Sang-Gyun Woo ,  Seok-Hwan Oh ,  Gi-Sung Yeo ,  Ji-Young Lee

IPC分类号： G03F7/26

CPC分类号： G03F7/40 ,  H01L21/0273 ,  H01L21/0337 ,  H01L21/0338

摘要： Provided is a method for forming patterns of a semiconductor device. According to the method, first mask patterns may be formed on a substrate, and second mask patterns may be formed on sidewalls of each first mask pattern. Third mask patterns may fill spaces formed between adjacent second mask patterns, and the second mask patterns may be removed. A portion of the substrate may then be removed using the first and third mask patterns as etch masks.

摘要翻译： 提供了一种用于形成半导体器件的图案的方法。 根据该方法，可以在衬底上形成第一掩模图案，并且可以在每个第一掩模图案的侧壁上形成第二掩模图案。 第三掩模图案可以填充在相邻的第二掩模图案之间形成的空间，并且可以去除第二掩模图案。 然后可以使用第一和第三掩模图案作为蚀刻掩模去除衬底的一部分。