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    Bus driving system and integrated circuit device using the same
    1.
    发明授权
    Bus driving system and integrated circuit device using the same 失效
    总线驱动系统和集成电路装置使用相同

    公开(公告)号：US5966407A

    公开(公告)日：1999-10-12

    申请号：US251185

    申请日：1994-05-31

    申请人： Mitsuru Hiraki ,  Hirotsugu Kojima ,  Masaru Kokubo ,  Takafumi Kikuchi ,  Yuji Hatano ,  Kouki Noguchi ,  Masao Hotta

    发明人： Mitsuru Hiraki ,  Hirotsugu Kojima ,  Masaru Kokubo ,  Takafumi Kikuchi ,  Yuji Hatano ,  Kouki Noguchi ,  Masao Hotta

    IPC分类号： G06F13/40 ,  H04B3/00 ,  H04B25/00

    CPC分类号： G06F13/4077 ,  Y02B60/1228 ,  Y02B60/1235

    摘要： A bus driving system includes n bus wires having data signal wires and control signal wires, (n-1) switching circuits constituting driver circuits at a transmitting end, a precharge circuitry for precharging (n-2) bus wires and (n-1)-th bus wire with a control circuit for redistributing wire capacitances of transmission lines formed by the bus wires, and a predischarge circuitry for predischarging n-th bus wire. The switching circuits control conduction and non-conduction between (n-2) bus wires, (n-1)-th bus wire and n-th bus wire, wherein the (n-2) switching circuits respond to (n-2) bit signals and a control signal, while the (n-1)-th switching circuit responds to the control signal. The signal from the transmitting end is detected by a detection circuit at a receiving end via the transmission lines.

    摘要翻译： 一种总线驱动系统，包括具有数据信号线和控制信号线的n条母线，在发送端构成驱动电路的（n-1）个开关电路，用于预充电（n-2）母线的预充电电路和（n-1） 具有用于重新分配由总线构成的传输线的线电容的控制电路的总线，以及用于对第n总线进行预充电的预放电电路。 开关电路控制（n-2）总线，（n-1）总线和第n总线之间的导通和非导通，其中（n-2）个开关电路响应于（n-2） 位置信号和控制信号，而第（n-1）个开关电路响应于控制信号。 来自发送端的信号由接收端的检测电路经由传输线检测。

    Integrated circuit and information processing device
    2.
    发明申请
    Integrated circuit and information processing device 审中-公开
    集成电路和信息处理装置

    公开(公告)号：US20060174052A1

    公开(公告)日：2006-08-03

    申请号：US11047670

    申请日：2005-02-02

    申请人： Nobukazu Kondo ,  Kei Suzuki ,  Kouki Noguchi ,  Itaru Nonomura

    发明人： Nobukazu Kondo ,  Kei Suzuki ,  Kouki Noguchi ,  Itaru Nonomura

    IPC分类号： G06F13/00

    CPC分类号： G06F13/4059

    摘要： In an LSI system using an on-chip bus, when a transfer on the bus is delayed due to a fully loaded buffer in a destination module, a source module cannot proceed to the next processing. Such an unwanted situation is eliminated by a transferring buffer which is provided on a transfer path in an on-chip bus on the LSI for temporarily storing transfer data. With this transferring buffer, even if a buffer within a slave module, specified as the destination, is fully loaded and cannot accept any more transfer, a bus master can transfer data to the transferring buffer provided on the on-chip bus. Thus, the bus master is not kept waiting for execution of a transfer, irrespective of the state of the buffer within the slave, thereby improving the processing performance of the entire system.

    摘要翻译： 在使用片上总线的LSI系统中，当总线上的传输由于目的地模块中的满载缓冲器而被延迟时，源模块不能进行下一个处理。 通过在LSI上的片上总线的传送路径上提供的用于临时存储传送数据的传送缓冲器来消除这种不希望的情况。 使用此传输缓冲区，即使指定为目标的从模块中的缓冲区已完全加载，也不能接受任何更多传输，总线主机可将数据传输到片上总线上提供的传输缓冲区。 因此，无论总线主机中的缓冲器的状态如何，总线主机不会等待执行转移，从而提高整个系统的处理性能。

    Single-chip microcomputer
    9.
    发明授权
    Single-chip microcomputer 失效
    单片机

    公开(公告)号：US5428808A

    公开(公告)日：1995-06-27

    申请号：US217826

    申请日：1994-03-25

    申请人： Terumi Sawase ,  Kouki Noguchi ,  Hideo Nakamura ,  Yasushi Akao ,  Shiro Baba ,  Yoshimune Hagiwara

    发明人： Terumi Sawase ,  Kouki Noguchi ,  Hideo Nakamura ,  Yasushi Akao ,  Shiro Baba ,  Yoshimune Hagiwara

    IPC分类号： G06F9/24 ,  G06F15/78 ,  G06F9/06

    CPC分类号： G06F9/24 ,  G06F15/7814

    摘要： A logic circuit built in a single-chip microprocessor is configured of electrically-programmable memory elements, and information is written into the memory elements from outside, whereby the logic circuit having any desired logical functions can be constructed. The writing operation of the memory elements can be executed in a short time, and a user can obtain the single-chip microprocessor having hardware of peculiar prescribed specifications, in a short period.

    摘要翻译： 内置在单芯片微处理器中的逻辑电路由电可编程存储器元件构成，并且信息从外部写入存储器元件，由此可以构建具有任何期望的逻辑功能的逻辑电路。 可以在短时间内执行存储元件的写入操作，并且用户可以在短时间内获得具有特定规定规格的硬件的单片微处理器。

    Semiconductor memory device with data error compensation
    10.
    发明授权
    Semiconductor memory device with data error compensation 失效
    具有数据误差补偿的半导体存储器件

    公开(公告)号：US5398206A

    公开(公告)日：1995-03-14

    申请号：US654379

    申请日：1991-02-12

    申请人： Mitsuru Akizawa ,  Kazuhiko Iwasaki ,  Kouki Noguchi ,  Ryuuji Shibata ,  Noboru Yamaguchi

    发明人： Mitsuru Akizawa ,  Kazuhiko Iwasaki ,  Kouki Noguchi ,  Ryuuji Shibata ,  Noboru Yamaguchi

    IPC分类号： G11C29/00 ,  G11C29/24 ,  G11C7/00 ,  G11C8/00

    CPC分类号： G11C29/808 ,  G11C29/24 ,  G11C29/74 ,  G11C29/76

    摘要： A semiconductor memory device includes signal lines, a decoder for decoding an inputted address to output the decoded result to some of the signal lines, a matrixed memory array, a part of which being pre-specified as a compensated area, read out means for reading out data from memory cells in an area specified in accordance with a decode signal on the some signal line, a detector for detecting that the address is related with the compensated area from the decode signal on the some signal lines, the compensated area being pre-related with the some signal lines, and a fixed data outputting circuit for merging predetermined data into a predetermined part of the data read out from the memory cells in accordance with the detection signal to output the merged data. The fixed data outputting circuit is controlled by a control circuit in response to a merge control signal to output the data read out from the memory cells without the merging operation.

    摘要翻译： 半导体存储器件包括信号线，用于对输入的地址进行解码以将解码结果输出到某些信号线的解码器，其一部分被预先指定为补偿区域的矩阵存储器阵列，读出装置 在某些信号线上根据解码信号指定的区域中的存储器单元输出数据;检测器，用于检测所述地址与所述一些信号线上的解码信号中的所述补偿区域相关，所述补偿区域是预处理的， 与一些信号线相关联的固定数据输出电路，以及用于根据检测信号将预定数据合并到从存储器单元读出的数据的预定部分中以输出合并数据的固定数据输出电路。 固定数据输出电路由控制电路根据合并控制信号进行控制，以输出从存储单元读出的数据，而不进行合并操作。