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    Process for forming a semiconductor device with ESD protection
    1.
    发明授权
    Process for forming a semiconductor device with ESD protection 失效
    用于形成具有ESD保护的半导体器件的工艺

    公开(公告)号：US5733794A

    公开(公告)日：1998-03-31

    申请号：US384177

    申请日：1995-02-06

    申请人： Percy Veryon Gilbert ,  Paul G. Y. Tsui ,  Shih-Wei Sun ,  Stephen G. Jamison

    发明人： Percy Veryon Gilbert ,  Paul G. Y. Tsui ,  Shih-Wei Sun ,  Stephen G. Jamison

    IPC分类号： H01L29/78 ,  H01L21/8234 ,  H01L27/02 ,  H01L27/06 ,  H01L27/088 ,  H01L21/265

    CPC分类号： H01L27/0266

    摘要： A semiconductor device with an electrostatic discharge (ESD) protection transistor is devised, wherein the ESD protection transistor has halo regions of an opposite conductivity type from the source and drain regions adjacent thereto. In one embodiment, the ESD protection transistor is a thick field oxide (TFO) transistor. In some cases, the halo regions may be provided with an ion implant step without the use of an extra mask. The halo regions permit the ESD protection transistor to have its breakdown voltage adjusted so that it turns on before the device it is protecting is affected by an ESD event. The use of halo regions avoids the increase in device area and adverse effects to the AC performance of the circuit being protected that are disadvantages of prior approaches.

    摘要翻译： 设计了具有静电放电（ESD）保护晶体管的半导体器件，其中ESD保护晶体管具有与其相邻的源极和漏极区域具有相反导电类型的晕圈。 在一个实施例中，ESD保护晶体管是厚场氧化物（TFO）晶体管。 在一些情况下，可以在不使用额外掩模的情况下为晕区提供离子注入步骤。 光晕区域允许ESD保护晶体管调整其击穿电压，使其在保护器件受ESD事件影响之前导通。 晕圈的使用避免了设备面积的增加和对被保护电路的AC性能的不利影响，这是现有方法的缺点。

    Semiconductor device with ESD protection
    2.
    发明授权
    Semiconductor device with ESD protection 失效
    具有ESD保护的半导体器件

    公开(公告)号：US5744841A

    公开(公告)日：1998-04-28

    申请号：US802459

    申请日：1997-02-18

    申请人： Percy Veryon Gilbert ,  Paul G. Y. Tsui ,  Shih-Wei Sun ,  Stephen G. Jamison

    发明人： Percy Veryon Gilbert ,  Paul G. Y. Tsui ,  Shih-Wei Sun ,  Stephen G. Jamison

    IPC分类号： H01L29/78 ,  H01L21/8234 ,  H01L27/02 ,  H01L27/06 ,  H01L27/088 ,  H01L23/62

    CPC分类号： H01L27/0266

    摘要： A semiconductor device with an electrostatic discharge (ESD) protection transistor is devised, wherein the ESD protection transistor has halo regions of an opposite conductivity type from the source and drain regions adjacent thereto. In one embodiment, the ESD protection transistor is a thick field oxide (TFO) transistor. In some cases, the halo regions may be provided with an ion implant step without the use of an extra mask. The halo regions permit the ESD protection transistor to have its breakdown voltage adjusted so that it turns on before the device it is protecting is affected by an ESD event. The use of halo regions avoids the increase in device area and adverse effects to the AC performance of the circuit being protected that are disadvantages of prior approaches.

    摘要翻译： 设计了具有静电放电（ESD）保护晶体管的半导体器件，其中ESD保护晶体管具有与其相邻的源极和漏极区域具有相反导电类型的晕圈。 在一个实施例中，ESD保护晶体管是厚场氧化物（TFO）晶体管。 在一些情况下，可以在不使用额外掩模的情况下为晕区提供离子注入步骤。 光晕区域允许ESD保护晶体管调整其击穿电压，使其在保护器件受ESD事件影响之前导通。 晕圈的使用避免了设备面积的增加和对被保护电路的AC性能的不利影响，这是现有方法的缺点。

    Method of making an SOI integrated circuit with ESD protection
    3.
    发明授权
    Method of making an SOI integrated circuit with ESD protection 失效
    制造具有ESD保护的SOI集成电路的方法

    公开(公告)号：US5773326A

    公开(公告)日：1998-06-30

    申请号：US710702

    申请日：1996-09-19

    申请人： Percy V. Gilbert ,  Paul G. Y. Tsui ,  Stephen G. Jamison ,  James W. Miller

    发明人： Percy V. Gilbert ,  Paul G. Y. Tsui ,  Stephen G. Jamison ,  James W. Miller

    IPC分类号： H01L21/84 ,  H01L27/02 ,  H01L27/12 ,  H01L21/786

    CPC分类号： H01L27/0251 ,  H01L21/84 ,  H01L27/1203 ,  Y10S438/981

    摘要： An SOI structure (20) includes a semiconductor layer (15) formed on an insulating substrate (12). The semiconductor layer (15) is partitioned into an ESD protection portion (32) and a circuitry portion (34). A portion of the semiconductor layer (15) in the ESD protection portion (32) and a different portion of the semiconductor layer (15) in the circuitry portion (34) are differentially thinned. A device (60) which implements the desired circuit functions of the SOI structure (20) is fabricated in the circuitry portion (34). An ESD protection device (40) is fabricated in the ESD protection portion (32). The thick semiconductor layer (15) in the ESD protection portion (32) serves to distribute the ESD current and heat over a large area, thereby improving the ability of the SOI structure (20) to withstand an ESD event.

    摘要翻译： SOI结构（20）包括形成在绝缘基板（12）上的半导体层（15）。 半导体层（15）被分隔成ESD保护部分（32）和电路部分（34）。 ESD保护部分（32）中的半导体层（15）的一部分和电路部分（34）中的半导体层（15）的不同部分被差异地变薄。 在电路部分（34）中制造实现SOI结构（20）的所需电路功能的器件（60）。 在ESD保护部分（32）中制造ESD保护装置（40）。 ESD保护部分（32）中的厚半导体层（15）用于在大面积上分布ESD电流和热量，从而提高SOI结构（20）承受ESD事件的能力。

    Integrated circuit having critical path voltage scaling and method therefor
    5.
    发明授权
    Integrated circuit having critical path voltage scaling and method therefor 有权
    具有关键路径电压调节的集成电路及其方法

    公开(公告)号：US08575962B2

    公开(公告)日：2013-11-05

    申请号：US13220302

    申请日：2011-08-29

    申请人： Jianan Yang ,  Stephen G. Jamison ,  David L. Medlock ,  Gary Waugh

    发明人： Jianan Yang ,  Stephen G. Jamison ,  David L. Medlock ,  Gary Waugh

    IPC分类号： H03K19/0175 ,  G06F17/50

    CPC分类号： H03K3/356156

    摘要： An integrated circuit comprises logic circuitry having a plurality of signal paths. A signal path of the plurality of signal paths has a propagation delay greater than a propagation delay of any other signal path of the plurality of signal paths. The signal path includes a plurality of components. The plurality of components is provided with a higher power supply voltage than any other signal path of the plurality of signal paths.

    摘要翻译： 集成电路包括具有多个信号路径的逻辑电路。 多个信号路径的信号路径具有大于多个信号路径中的任何其它信号路径的传播延迟的传播延迟。 信号路径包括多个组件。 多个组件被提供有比多个信号路径中的任何其它信号路径更高的电源电压。

    INTEGRATED CIRCUIT HAVING CRITICAL PATH VOLTAGE SCALING AND METHOD THEREFOR
    7.
    发明申请
    INTEGRATED CIRCUIT HAVING CRITICAL PATH VOLTAGE SCALING AND METHOD THEREFOR 有权
    具有关键路径电压调节的集成电路及其方法

    公开(公告)号：US20130049807A1

    公开(公告)日：2013-02-28

    申请号：US13220302

    申请日：2011-08-29

    申请人： JIANAN YANG ,  Stephen G. Jamison ,  David L. Medlock ,  Gary Waugh

    发明人： JIANAN YANG ,  Stephen G. Jamison ,  David L. Medlock ,  Gary Waugh

    IPC分类号： H03K19/0175 ,  G06F17/50

    CPC分类号： H03K3/356156

    摘要： An integrated circuit comprises logic circuitry having a plurality of signal paths. A signal path of the plurality of signal paths has a propagation delay greater than a propagation delay of any other signal path of the plurality of signal paths. The signal path includes a plurality of components. The plurality of components is provided with a higher power supply voltage than any other signal path of the plurality of signal paths.

    摘要翻译： 集成电路包括具有多个信号路径的逻辑电路。 多个信号路径的信号路径具有大于多个信号路径中的任何其它信号路径的传播延迟的传播延迟。 信号路径包括多个组件。 多个组件被提供有比多个信号路径中的任何其它信号路径更高的电源电压。

    CLOCKED SINGLE POWER SUPPLY LEVEL SHIFTER
    8.
    发明申请
    CLOCKED SINGLE POWER SUPPLY LEVEL SHIFTER 有权
    时钟单电源电平变换器

    公开(公告)号：US20100026343A1

    公开(公告)日：2010-02-04

    申请号：US12183739

    申请日：2008-07-31

    申请人： Jianan Yang ,  Wang K. Chen ,  Stephen G. Jamison

    发明人： Jianan Yang ,  Wang K. Chen ,  Stephen G. Jamison

    IPC分类号： H03K19/0175

    CPC分类号： H03K19/018521 ,  H03K19/01855

    摘要： First circuitry is powered by a first power supply domain and provides a data signal referenced to the first power supply domain. Second circuitry is powered by a second power supply domain that differs from the first power supply domain. The data signal becomes referenced to the second power supply domain by a clocked level shifter that couples the first circuitry to the second circuitry and buffers the data signal from the first power supply domain to the second power supply domain by only using a single supply voltage. The clocked level shifter is clocked by a signal that is used to precharge a first node and a second node of the clocked level shifter until the data signal is valid for at least a setup time period. The first and second nodes are precharged to establish a known state in the clocked level shifter.

    摘要翻译： 第一电路由第一电源域供电并提供参考第一电源域的数据信号。 第二电路由与第一电源域不同的第二电源域供电。 数据信号通过时钟电平移位器参考第二电源域，其将第一电路耦合到第二电路，并且仅通过使用单个电源电压将数据信号从第一电源域缓冲到第二电源域。 时钟电平移位器由用于对时钟电平移位器的第一节点和第二节点进行预充电的信号计时，直到数据信号在至少一个建立时间段内有效为止。 第一和第二节点被预充电以在时钟电平移位器中建立已知状态。

    Clocked single power supply level shifter
    9.
    发明授权
    Clocked single power supply level shifter 有权
    时钟单电源电平转换器

    公开(公告)号：US07777522B2

    公开(公告)日：2010-08-17

    申请号：US12183739

    申请日：2008-07-31

    申请人： Jianan Yang ,  Wang K. Chen ,  Stephen G. Jamison

    发明人： Jianan Yang ,  Wang K. Chen ,  Stephen G. Jamison

    IPC分类号： H03K19/0175

    CPC分类号： H03K19/018521 ,  H03K19/01855

    摘要： First circuitry is powered by a first power supply domain and provides a data signal referenced to the first power supply domain. Second circuitry is powered by a second power supply domain that differs from the first power supply domain. The data signal becomes referenced to the second power supply domain by a clocked level shifter that couples the first circuitry to the second circuitry and buffers the data signal from the first power supply domain to the second power supply domain by only using a single supply voltage. The clocked level shifter is clocked by a signal that is used to precharge a first node and a second node of the clocked level shifter until the data signal is valid for at least a setup time period. The first and second nodes are precharged to establish a known state in the clocked level shifter.

    摘要翻译： 第一电路由第一电源域供电并提供参考第一电源域的数据信号。 第二电路由与第一电源域不同的第二电源域供电。 数据信号通过时钟电平移位器参考第二电源域，其将第一电路耦合到第二电路，并且仅通过使用单个电源电压将数据信号从第一电源域缓冲到第二电源域。 时钟电平移位器由用于对时钟电平移位器的第一节点和第二节点进行预充电的信号计时，直到数据信号在至少一个建立时间段内有效为止。 第一和第二节点被预充电以在时钟电平移位器中建立已知状态。

    TWO TRANSISTOR TIE CIRCUIT WITH BODY BIASING
    10.
    发明申请
    TWO TRANSISTOR TIE CIRCUIT WITH BODY BIASING 审中-公开
    具有身体偏转的两个晶体管电路

    公开(公告)号：US20090302885A1

    公开(公告)日：2009-12-10

    申请号：US12134273

    申请日：2008-06-06

    申请人： JIANAN YANG ,  Wang K. Chen ,  Stephen G. Jamison ,  Arthur R. Piejko ,  Jun Tang

    发明人： JIANAN YANG ,  Wang K. Chen ,  Stephen G. Jamison ,  Arthur R. Piejko ,  Jun Tang

    IPC分类号： H03K19/003 ,  G05F1/00

    CPC分类号： H03K19/003 ,  H03K2217/0018

    摘要： A circuit for body biasing is provided. The circuit includes: (1) a p-type transistor having a first current terminal, which is coupled to a first voltage supply, a second current terminal, a control terminal, and a bulk terminal; and (2) an n-type transistor having a first current terminal, which is coupled to a second voltage supply different from the first voltage supply, a second current terminal, a control terminal, and a bulk terminal, wherein the bulk terminal of the p-type transistor, the second current terminal of the p-type transistor, and the control terminal of the n-type transistor is coupled to a first node, wherein the control terminal of the p-type transistor, the bulk terminal of the n-type transistor, and the second current terminal of the second transistor is coupled to a second node different from the first node.

    摘要翻译： 提供了一种用于车身偏置的电路。 电路包括：（1）具有第一电流端子的p型晶体管，其耦合到第一电压源，第二电流端子，控制端子和体积端子; 和（2）具有第一电流端子的n型晶体管，其耦合到不同于第一电压源的第二电压源，第二电流端子，控制端子和体积端子，其中， p型晶体管，p型晶体管的第二电流端子和n型晶体管的控制端子耦合到第一节点，其中p型晶体管的控制端子，n型晶体管的体积端子 型晶体管，并且第二晶体管的第二电流端子耦合到不同于第一节点的第二节点。