公开(公告)号：US20070117331A1

公开(公告)日：2007-05-24

申请号：US11626624

申请日：2007-01-24

申请人： Rajesh Khamankar ,  Douglas Grider ,  Hiroaki Niimi ,  April Gurba ,  Toan Tran ,  James Chambers

发明人： Rajesh Khamankar ,  Douglas Grider ,  Hiroaki Niimi ,  April Gurba ,  Toan Tran ,  James Chambers

IPC分类号： H01L21/336 ,  H01L29/76

CPC分类号： H01L21/823462 ,  H01L21/28185 ,  H01L21/28202 ,  H01L21/3144 ,  H01L29/518

摘要： Dual gate dielectric layers are formed on a semiconductor substrate for MOS transistor fabrication. A first dielectric layer (30) is formed on a semiconductor substrate (10). A first plasma nitridation process is performed on said first dielectric layer. The first dielectric layer (30) is removed in regions of the substrate and a second dielectric layer (50) is formed in these regions. A second plasma nitridation process is performed on the first dielectric layer and the second dielectric. MOS transistors (160, 170) are then fabricated using the dielectric layers (30, 50).

摘要翻译： 在用于MOS晶体管制造的半导体衬底上形成双栅介质层。 第一电介质层（30）形成在半导体衬底（10）上。 在所述第一介电层上进行第一等离子体氮化处理。 在衬底的区域中去除第一电介质层（30），并且在这些区域中形成第二电介质层（50）。 在第一电介质层和第二电介质上进行第二等离子体氮化处理。 然后使用电介质层（30,50）制造MOS晶体管（160,170）。

公开(公告)号：US07560792B2

公开(公告)日：2009-07-14

申请号：US11626624

申请日：2007-01-24

申请人： Rajesh Khamankar ,  Douglas T. Grider ,  Hiroaki Niimi ,  April Gurba ,  Toan Tran ,  James J. Chambers

发明人： Rajesh Khamankar ,  Douglas T. Grider ,  Hiroaki Niimi ,  April Gurba ,  Toan Tran ,  James J. Chambers

IPC分类号： H01L27/105

CPC分类号： H01L21/823462 ,  H01L21/28185 ,  H01L21/28202 ,  H01L21/3144 ,  H01L29/518

摘要： Dual gate dielectric layers are formed on a semiconductor substrate for MOS transistor fabrication. A first dielectric layer (30) is formed on a semiconductor substrate (10). A first plasma nitridation process is performed on said first dielectric layer. The first dielectric layer (30) is removed in regions of the substrate and a second dielectric layer (50) is formed in these regions. A second plasma nitridation process is performed on the first dielectric layer and the second dielectric layer. MOS transistors (160, 170) are then fabricated using the dielectric layers (30, 50).

摘要翻译： 在用于MOS晶体管制造的半导体衬底上形成双栅介质层。 第一电介质层（30）形成在半导体衬底（10）上。 在所述第一介电层上进行第一等离子体氮化处理。 在衬底的区域中去除第一电介质层（30），并且在这些区域中形成第二电介质层（50）。 在第一电介质层和第二电介质层上进行第二等离子体氮化处理。 然后使用电介质层（30,50）制造MOS晶体管（160,170）。

公开(公告)号：US07183165B2

公开(公告)日：2007-02-27

申请号：US10702234

申请日：2003-11-06

申请人： Rajesh Khamankar ,  Douglas T. Grider ,  Hiroaki Niimi ,  April Gurba ,  Toan Tran ,  James J. Chambers

发明人： Rajesh Khamankar ,  Douglas T. Grider ,  Hiroaki Niimi ,  April Gurba ,  Toan Tran ,  James J. Chambers

IPC分类号： H01L21/336

CPC分类号： H01L21/823462 ,  H01L21/28185 ,  H01L21/28202 ,  H01L21/3144 ,  H01L29/518

摘要： Dual gate dielectric layers are formed on a semiconductor substrate for MOS transistor fabrication. A first dielectric layer (30) is formed on a semiconductor substrate (10). A first plasma nitridation process is performed on said first dielectric layer. The first dielectric layer (30) is removed in regions of the substrate and a second dielectric layer (50) is formed in these regions. A second plasma nitridation process is performed on the first dielectric layer and the second dielectric layer. MOS transistors (160, 170) are then fabricated using the dielectric layers (30, 50).

摘要翻译： 在用于MOS晶体管制造的半导体衬底上形成双栅介质层。 第一电介质层（30）形成在半导体衬底（10）上。 在所述第一介电层上进行第一等离子体氮化处理。 在衬底的区域中去除第一电介质层（30），并且在这些区域中形成第二电介质层（50）。 在第一电介质层和第二电介质层上进行第二等离子体氮化处理。 然后使用电介质层（30,50）制造MOS晶体管（160,170）。

公开(公告)号：US07345001B2

公开(公告)日：2008-03-18

申请号：US10875482

申请日：2004-06-24

申请人： Hiroaki Niimi ,  Husam N. Alshareef ,  Rajesh Khamankar ,  Toan Tran

发明人： Hiroaki Niimi ,  Husam N. Alshareef ,  Rajesh Khamankar ,  Toan Tran

IPC分类号： H01L29/72

CPC分类号： H01L21/3115 ,  H01L21/0214 ,  H01L21/02329 ,  H01L21/0234 ,  H01L21/28202 ,  H01L21/3144 ,  H01L29/512 ,  H01L29/518 ,  H01L29/6656

摘要： The present invention provides a gate dielectric having a flat nitrogen profile, a method of manufacture therefor, and a method of manufacturing an integrated circuit including the flat nitrogen profile. In one embodiment, the method of manufacturing the gate dielectric includes forming a gate dielectric layer (410) on a substrate (310), and subjecting the gate dielectric layer (410) to a nitrogen containing plasma process (510), wherein the nitrogen containing plasma process (510) has a ratio of helium to nitrogen of 3:1 or greater.

摘要翻译： 本发明提供一种具有平坦氮分布的栅极电介质及其制造方法，以及制造包含平坦氮分布的集成电路的方法。 在一个实施例中，制造栅极电介质的方法包括在衬底（310）上形成栅极电介质层（410），并对栅极电介质层（410）施加含氮等离子体工艺（510），其中含氮 等离子体工艺（510）的氦与氮的比例为3:1或更高。

公开(公告)号：US20050285211A1

公开(公告)日：2005-12-29

申请号：US10875482

申请日：2004-06-24

申请人： Hiroaki Niimi ,  Husam Alshareef ,  Rajesh Khamankar ,  Toan Tran

发明人： Hiroaki Niimi ,  Husam Alshareef ,  Rajesh Khamankar ,  Toan Tran

IPC分类号： H01L21/28 ,  H01L29/51 ,  H01L29/76

CPC分类号： H01L21/3115 ,  H01L21/0214 ,  H01L21/02329 ,  H01L21/0234 ,  H01L21/28202 ,  H01L21/3144 ,  H01L29/512 ,  H01L29/518 ,  H01L29/6656

摘要： The present invention provides a gate dielectric having a flat nitrogen profile, a method of manufacture therefor, and a method of manufacturing an integrated circuit including the flat nitrogen profile. In one embodiment, the method of manufacturing the gate dielectric includes forming a gate dielectric layer (410) on a substrate (310), and subjecting the gate dielectric layer (410) to a nitrogen containing plasma process (510), wherein the nitrogen containing plasma process (510) has a ratio of helium to nitrogen of 3:1 or greater.

摘要翻译： 本发明提供一种具有平坦氮分布的栅极电介质及其制造方法，以及制造包含平坦氮分布的集成电路的方法。 在一个实施例中，制造栅极电介质的方法包括在衬底（310）上形成栅极电介质层（410），并对栅极电介质层（410）施加含氮等离子体工艺（510），其中含氮 等离子体工艺（510）的氦与氮的比例为3:1或更高。

公开(公告)号：US20080116542A1

公开(公告)日：2008-05-22

申请号：US12019135

申请日：2008-01-24

申请人： Hiroaki Niimi ,  Husam Alshareef ,  Rajesh Khamankar ,  Toan Tran

发明人： Hiroaki Niimi ,  Husam Alshareef ,  Rajesh Khamankar ,  Toan Tran

IPC分类号： H01L23/58

CPC分类号： H01L21/3115 ,  H01L21/0214 ,  H01L21/02329 ,  H01L21/0234 ,  H01L21/28202 ,  H01L21/3144 ,  H01L29/512 ,  H01L29/518 ,  H01L29/6656

摘要： The present invention provides a gate dielectric having a flat nitrogen profile, a method of manufacture therefor, and a method of manufacturing an integrated circuit including the flat nitrogen profile. In one embodiment, the method of manufacturing the gate dielectric includes forming a gate dielectric layer (410) on a substrate (310), and subjecting the gate dielectric layer (410) to a nitrogen containing plasma process (510), wherein the nitrogen containing plasma process (510) has a ratio of helium to nitrogen of 3:1 or greater.

摘要翻译： 本发明提供一种具有平坦氮分布的栅极电介质及其制造方法，以及制造包含平坦氮分布的集成电路的方法。 在一个实施例中，制造栅极电介质的方法包括在衬底（310）上形成栅极电介质层（410），并对栅极电介质层（410）施加含氮等离子体工艺（510），其中含氮 等离子体工艺（510）的氦与氮的比例为3:1或更高。

公开(公告)号：US07018925B2

公开(公告)日：2006-03-28

申请号：US10752885

申请日：2004-01-06

申请人： Brian K. Kirkpatrick ,  Rajesh Khamankar ,  Malcolm J. Bevan ,  April Gurba ,  Husam N. Alshareef ,  Clinton L. Montgomery ,  Mark H. Somervell

发明人： Brian K. Kirkpatrick ,  Rajesh Khamankar ,  Malcolm J. Bevan ,  April Gurba ,  Husam N. Alshareef ,  Clinton L. Montgomery ,  Mark H. Somervell

IPC分类号： H01L21/302

CPC分类号： H01L21/28202 ,  H01L21/02046 ,  H01L21/26506 ,  H01L21/28167 ,  H01L21/31105 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/3185 ,  H01L21/823462 ,  H01L29/518

摘要： The present invention provides a method for fabricating a dual gate semiconductor device. In one aspect, the method comprises forming a nitridated, high voltage gate dielectric layer over a semiconductor substrate, patterning a photoresist over the nitridated, high voltage gate dielectric layer to expose the nitridated, high voltage dielectric within a low voltage region, wherein the patterning leaves an accelerant residue on the exposed nitridated, high voltage gate dielectric layer, and subjecting the exposed nitridated, high voltage dielectric to a high vacuum to remove the accelerant residue.

摘要翻译： 本发明提供一种制造双栅极半导体器件的方法。 在一个方面，该方法包括在半导体衬底上形成氮化的高电压栅极电介质层，在氮化的高压栅极电介质层上形成光致抗蚀剂，以在低电压区域内露出氮化的高电压电介质，其中图案化 在暴露的氮化高压栅极电介质层上留下促进剂残留物，并将暴露的氮化高压电介质施加到高真空以除去促进剂残余物。

公开(公告)号：US07402524B2

公开(公告)日：2008-07-22

申请号：US11292883

申请日：2005-12-02

申请人： Brian K. Kirkpatrick ,  Rajesh Khamankar ,  Malcolm J. Bevan ,  April Gurba ,  Husam N. Alshareef ,  Clinton L. Montgomery ,  Mark H. Somervell

发明人： Brian K. Kirkpatrick ,  Rajesh Khamankar ,  Malcolm J. Bevan ,  April Gurba ,  Husam N. Alshareef ,  Clinton L. Montgomery ,  Mark H. Somervell

IPC分类号： H01L21/00

CPC分类号： H01L21/28202 ,  H01L21/02046 ,  H01L21/26506 ,  H01L21/28167 ,  H01L21/31105 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/3185 ,  H01L21/823462 ,  H01L29/518

摘要： The present invention provides a method for fabricating a dual gate semiconductor device. In one aspect, the method comprises forming a nitridated, high voltage gate dielectric layer over a semiconductor substrate, patterning a photoresist over the nitridated, high voltage gate dielectric layer to expose the nitridated, high voltage dielectric within a low voltage region, wherein the patterning leaves an accelerant residue on the exposed nitridated, high voltage gate dielectric layer, and subjecting the exposed nitridated, high voltage dielectric to a high vacuum to remove the accelerant residue.

摘要翻译： 本发明提供一种制造双栅极半导体器件的方法。 在一个方面，该方法包括在半导体衬底上形成氮化的高电压栅极电介质层，在氮化的高压栅极电介质层上形成光致抗蚀剂，以在低电压区域内露出氮化的高电压电介质，其中图案化 在暴露的氮化高压栅极电介质层上留下促进剂残留物，并将暴露的氮化高压电介质施加到高真空以除去促进剂残余物。

公开(公告)号：US20060183337A1

公开(公告)日：2006-08-17

申请号：US11343680

申请日：2006-01-31

申请人： Brian Kirkpatrick ,  Rajesh Khamankar ,  Malcolm Bevan ,  April Gurba ,  Husam Alshareef ,  Clinton Montgomery ,  Mark Somervell

发明人： Brian Kirkpatrick ,  Rajesh Khamankar ,  Malcolm Bevan ,  April Gurba ,  Husam Alshareef ,  Clinton Montgomery ,  Mark Somervell

IPC分类号： H01L21/302 ,  C23F1/00 ,  B44C1/22

CPC分类号： H01L21/823462 ,  H01L21/28202 ,  H01L21/31111 ,  H01L21/31138 ,  H01L21/3144 ,  H01L21/82345 ,  H01L21/823842 ,  H01L21/823857 ,  H01L29/518

摘要： The present invention provides a method for fabricating a dual gate semiconductor device. In one aspect, the method comprises forming a nitridated, high voltage gate dielectric layer over a semiconductor substrate, patterning a photoresist over the nitridated, high voltage gate dielectric layer to expose the nitridated, high voltage dielectric within a low voltage region wherein the patterning leaves an accelerant residue on the exposed nitridated, high voltage gate dielectric layer. The method further includes subjecting the exposed nitridated, high voltage dielectric to a plasma to remove the accelerant residue.

公开(公告)号：US20060084229A1

公开(公告)日：2006-04-20

申请号：US11292883

申请日：2005-12-02

申请人： Brian Kirkpatrick ,  Rajesh Khamankar ,  Malcolm Bevan ,  April Gurba ,  Husam Alshareef ,  Clinton Montgomery ,  Mark Somervell

发明人： Brian Kirkpatrick ,  Rajesh Khamankar ,  Malcolm Bevan ,  April Gurba ,  Husam Alshareef ,  Clinton Montgomery ,  Mark Somervell

IPC分类号： H01L21/8234

CPC分类号： H01L21/28202 ,  H01L21/02046 ,  H01L21/26506 ,  H01L21/28167 ,  H01L21/31105 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/3185 ,  H01L21/823462 ,  H01L29/518

摘要： The present invention provides a method for fabricating a dual gate semiconductor device. In one aspect, the method comprises forming a nitridated, high voltage gate dielectric layer over a semiconductor substrate, patterning a photoresist over the nitridated, high voltage gate dielectric layer to expose the nitridated, high voltage dielectric within a low voltage region, wherein the patterning leaves an accelerant residue on the exposed nitridated, high voltage gate dielectric layer, and subjecting the exposed nitridated, high voltage dielectric to a high vacuum to remove the accelerant residue.