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    Surface treatment of copper to improve interconnect formation
    1.
    发明申请
    Surface treatment of copper to improve interconnect formation 有权
    铜的表面处理以改善互连形成

    公开(公告)号：US20050260853A1

    公开(公告)日：2005-11-24

    申请号：US10848219

    申请日：2004-05-18

    申请人： Sanjeev Aggarwal ,  Lindsey Hall ,  Trace Hurd

    发明人： Sanjeev Aggarwal ,  Lindsey Hall ,  Trace Hurd

    IPC分类号： H01L21/288 ,  H01L21/4763 ,  H01L21/768

    CPC分类号： H01L21/2885 ,  H01L21/76843 ,  H01L21/76855 ,  H01L21/76861 ,  H01L21/76873

    摘要： The present invention provides, in one embodiment, a method of forming a copper layer (100) over a semiconductor substrate (105). The method comprises coating a copper seed layer (110) located over a semiconductor substrate with a protective agent (120) to form a protective layer (125). The method also includes placing the semiconductor substrate in an acid bath (145) to remove the protective layer. The method further includes electrochemically depositing a second copper layer (155) on the copper seed layer. Such methods and resulting conductive structures thereof may be advantageously used in methods to manufacture integrated circuits comprising copper interconnects.

    摘要翻译： 在一个实施例中，本发明提供了一种在半导体衬底（105）上形成铜层（100）的方法。 该方法包括用保护剂（120）涂覆位于半导体衬底上的铜籽晶层（110）以形成保护层（125）。 该方法还包括将半导体衬底放置在酸浴（145）中以去除保护层。 该方法还包括在铜籽晶层上电化学沉积第二铜层（155）。 这样的方法及其导电结构可有利地用于制造包括铜互连的集成电路的方法中。

    GCIB smoothing of the contact level to improve PZT films
    3.
    发明申请
    GCIB smoothing of the contact level to improve PZT films 审中-公开
    GCIB平滑接触电平以改善PZT薄膜

    公开(公告)号：US20080076191A1

    公开(公告)日：2008-03-27

    申请号：US11525475

    申请日：2006-09-22

    申请人： Lindsey Hall ,  Sanjeev Aggarwal ,  Satyavolu Srinivas Papa Rao

    发明人： Lindsey Hall ,  Sanjeev Aggarwal ,  Satyavolu Srinivas Papa Rao

    IPC分类号： H01L21/8242

    CPC分类号： H01L27/11507 ,  H01L27/11502 ,  H01L28/55

    摘要： A ferroelectric capacitor stack is formed over a metal-dielectric interconnect layer. After forming the interconnect layer, the surface of the interconnect layer is treated with gas cluster ion beam (GCIB) processing. Prior to this processing, the surface typically includes metal recesses. The GCIB processing smoothes these recesses and provides a more level surface on which to form the ferroelectric capacitor stack. When the ferroelectric capacitor stack is formed on this leveled surface, leakage is reduced and yields increased as compared to the case where GCIB processing is not used.

    摘要翻译： 在金属 - 电介质互连层上形成铁电电容器堆叠。 在形成互连层之后，用气体簇离子束（GCIB）处理处理互连层的表面。 在此处理之前，表面通常包括金属凹槽。 GCIB处理平滑了这些凹槽，并提供了一个更高水平的表面，在其上形成铁电电容器叠层。 当在该平坦化表面上形成铁电电容器堆叠时，与不使用GCIB处理的情况相比，泄漏降低并且产量增加。

    Surface treatment of copper to improve interconnect formation
    4.
    发明授权
    Surface treatment of copper to improve interconnect formation 有权
    铜的表面处理以改善互连形成

    公开(公告)号：US06995088B2

    公开(公告)日：2006-02-07

    申请号：US10848219

    申请日：2004-05-18

    申请人： Sanjeev Aggarwal ,  Lindsey Hall ,  Trace Q. Hurd

    发明人： Sanjeev Aggarwal ,  Lindsey Hall ,  Trace Q. Hurd

    IPC分类号： H01L21/44

    CPC分类号： H01L21/2885 ,  H01L21/76843 ,  H01L21/76855 ,  H01L21/76861 ,  H01L21/76873

    摘要： The present invention provides, in one embodiment, a method of forming a copper layer (100) over a semiconductor substrate (105). The method comprises coating a copper seed layer (110) located over a semiconductor substrate with a protective agent (120) to form a protective layer (125). The method also includes placing the semiconductor substrate in an acid bath (145) to remove the protective layer. The method further includes electrochemically depositing a second copper layer (155) on the copper seed layer. Such methods and resulting conductive structures thereof may be advantageously used in methods to manufacture integrated circuits comprising copper interconnects.

    摘要翻译： 在一个实施例中，本发明提供了一种在半导体衬底（105）上形成铜层（100）的方法。 该方法包括用保护剂（120）涂覆位于半导体衬底上的铜籽晶层（110）以形成保护层（125）。 该方法还包括将半导体衬底放置在酸浴（145）中以去除保护层。 该方法还包括在铜籽晶层上电化学沉积第二铜层（155）。 这样的方法及其导电结构可有利地用于制造包括铜互连的集成电路的方法中。

    Ferroelectric capacitor having a substantially planar dielectric layer and a method of manufacture therefor
    6.
    发明授权
    Ferroelectric capacitor having a substantially planar dielectric layer and a method of manufacture therefor 有权
    具有基本上平面的电介质层的铁电电容器及其制造方法

    公开(公告)号：US07153706B2

    公开(公告)日：2006-12-26

    申请号：US10829053

    申请日：2004-04-21

    申请人： Sanjeev Aggarwal ,  Kelly J. Taylor ,  Lindsey Hall ,  Satyavolu Srinivas Papa Rao

    发明人： Sanjeev Aggarwal ,  Kelly J. Taylor ,  Lindsey Hall ,  Satyavolu Srinivas Papa Rao

    IPC分类号： H01L21/00

    CPC分类号： H01L27/11585 ,  H01L21/31053 ,  H01L27/11502 ,  H01L27/1159 ,  H01L28/55

    摘要： The present invention provides a ferroelectric capacitor, a method of manufacture therefor, and a method of manufacturing a ferroelectric random access memory (FeRAM) device. The ferroelectric capacitor (100), among other elements, includes a substantially planar ferroelectric dielectric layer (165) located over a first electrode layer (160), wherein the substantially planar ferroelectric dielectric layer (165) has an average surface roughness of less than about 4 nm. The ferroelectric capacitor (100) further includes a second electrode layer (170) located over the substantially planar ferroelectric dielectric layer (165).

    摘要翻译： 本发明提供一种铁电电容器及其制造方法，以及制造铁电随机存取存储器（FeRAM）器件的方法。 除了其他元件之外，铁电电容器（100）包括位于第一电极层（160）上方的基本平坦的铁电介质层（165），其中基本上平坦的铁电介质层（165）的平均表面粗糙度小于约 4nm。 铁电电容器（100）还包括位于基本上平坦的铁电介质层（165）上方的第二电极层（170）。

    METHOD FOR MANUFACTURING AND MAGNETIC DEVICES HAVING DOUBLE TUNNEL BARRIERS
    7.
    发明申请
    METHOD FOR MANUFACTURING AND MAGNETIC DEVICES HAVING DOUBLE TUNNEL BARRIERS 有权
    具有双通道障碍物的制造方法和磁性装置

    公开(公告)号：US20140220707A1

    公开(公告)日：2014-08-07

    申请号：US14219902

    申请日：2014-03-19

    申请人： Sanjeev Aggarwal ,  Kerry Nagel ,  Jason Janesky

    发明人： Sanjeev Aggarwal ,  Kerry Nagel ,  Jason Janesky

    IPC分类号： H01L43/12

    CPC分类号： H01L43/12 ,  G11C11/161 ,  H01L43/02 ,  H01L43/08 ,  H01L43/10

    摘要： A dual tunnel barrier magnetic element has a free magnetic layer positioned between first and second tunnel barriers and an electrode over the second tunnel barrier. A two step etch process allows for forming an encapsulation material on a side wall of the electrode and the second tunnel barrier subsequent to the first etch for preventing damage to the first tunnel barrier when performing the second etch to remove a portion of the free layer.

    摘要翻译： 双隧道屏障磁性元件具有位于第一和第二隧道屏障之间的自由磁性层和位于第二隧道屏障上的电极。 两步蚀刻工艺允许在第一次蚀刻之后在电极的侧壁上形成封装材料，并且在进行第二蚀刻以去除自由层的一部分时防止第一隧道势垒的损坏。

    MAGNETIC RANDOM ACCESS MEMORY INTEGRATION HAVING IMPROVED SCALING
    9.
    发明申请
    MAGNETIC RANDOM ACCESS MEMORY INTEGRATION HAVING IMPROVED SCALING 有权
    具有改进尺寸的磁性随机存取存储器集成

    公开(公告)号：US20120156806A1

    公开(公告)日：2012-06-21

    申请号：US13328874

    申请日：2011-12-16

    申请人： Kerry Nagel ,  Kenneth Smith ,  Moazzem Hossain ,  Sanjeev Aggarwal

    发明人： Kerry Nagel ,  Kenneth Smith ,  Moazzem Hossain ,  Sanjeev Aggarwal

    IPC分类号： H01L21/20

    CPC分类号： H01L43/12 ,  H01L21/28568 ,  H01L21/32133 ,  H01L21/76819 ,  H01L21/7684 ,  H01L21/76877 ,  H01L27/222 ,  H01L27/226 ,  H01L27/228 ,  H01L43/02 ,  H01L43/08

    摘要： A conductive via for connecting between a digit line and one side of the magnetic device is positioned beneath, and aligned with, each magnetic device. Other contacts may satisfy the same design rules, using the same process step. An electrode formed on the conductive via is polished to eliminate step functions or seams originating at the conductive via from propagating up through the various deposited layers. This integration approach allows for improved scaling of the MRAM devices to at least a 45 nanometer node, a cell packing factor approaching 6F2, and a uniform thickness of material between the bit lines and the underlying memory elements.

    摘要翻译： 用于连接磁性装置的数字线和一侧之间的导电通孔位于每个磁性装置的下方并对齐。 其他联系人可以使用相同的流程步骤来满足相同的设计规则。 抛光形成在导电通孔上的电极，以消除起始于导电通孔的步骤功能或接缝，从而向上传播通过各种沉积层。 该集成方法允许将MRAM器件改进至至少45纳米节点，接近6F2的电池封装因子以及位线和底层存储器元件之间材料的均匀厚度。