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    Method and apparatus for power consumption reduction
    3.
    发明申请
    Method and apparatus for power consumption reduction 失效
    降低功耗的方法和装置

    公开(公告)号：US20060259890A1

    公开(公告)日：2006-11-16

    申请号：US11486030

    申请日：2006-07-14

    申请人： James Tschanz ,  Nasser Kurd ,  Javed Barkatullah ,  Vivek De

    发明人： James Tschanz ,  Nasser Kurd ,  Javed Barkatullah ,  Vivek De

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5045

    摘要： A method and chip design are provided for reducing power consumption. A first functional block having a phase logic circuit may be provided in a first area of a chip. A second functional block having an edge-triggered circuit may be provided in a second area of the chip. Edge-triggered circuits within the second functional block may be replaced with dual edge-triggered circuits. Phase logic circuits may be clocked by a full frequency clock signal and dual edge-triggered circuits may be clocked by a half-frequency clock signal.

    摘要翻译： 提供了一种降低功耗的方法和芯片设计。 具有相位逻辑电路的第一功能块可以设置在芯片的第一区域中。 具有边缘触发电路的第二功能块可以设置在芯片的第二区域中。 第二功能块内的边沿触发电路可以用双边沿触发电路代替。 相位逻辑电路可以由全频时钟信号来计时，并且双边沿触发电路可以由半频时钟信号来计时。

    Method and apparatus for power consumption reduction
    4.
    发明申请
    Method and apparatus for power consumption reduction 有权
    降低功耗的方法和装置

    公开(公告)号：US20050102642A1

    公开(公告)日：2005-05-12

    申请号：US10703562

    申请日：2003-11-10

    申请人： James Tschanz ,  Nasser Kurd ,  Javed Barkatullah ,  Vivek De

    发明人： James Tschanz ,  Nasser Kurd ,  Javed Barkatullah ,  Vivek De

    IPC分类号： G06F9/45 ,  G06F17/50

    CPC分类号： G06F17/5045

    摘要： A method and chip design are provided for reducing power consumption. A first functional block having a phase logic circuit may be provided in a first area of a chip. A second functional block having an edge-triggered circuit may be provided in a second area of the chip. Edge-triggered circuits within the second functional block may be replaced with dual edge-triggered circuits. Phase logic circuits may be clocked by a full frequency clock signal and dual edge-triggered circuits may be clocked by a half-frequency clock signal.

    摘要翻译： 提供了一种降低功耗的方法和芯片设计。 具有相位逻辑电路的第一功能块可以设置在芯片的第一区域中。 具有边缘触发电路的第二功能块可以设置在芯片的第二区域中。 第二功能块内的边沿触发电路可以用双边沿触发电路代替。 相位逻辑电路可以由全频时钟信号来计时，并且双边沿触发电路可以由半频时钟信号来计时。

    Bias generator for body bias
    5.
    发明申请
    Bias generator for body bias 有权
    偏置发生器用于身体偏倚

    公开(公告)号：US20060164157A1

    公开(公告)日：2006-07-27

    申请号：US11038134

    申请日：2005-01-21

    申请人： James Tschanz ,  Stephen Tang ,  Victor Zia ,  Badarinath Kommandur ,  Siva Narendra ,  Vivek De

    发明人： James Tschanz ,  Stephen Tang ,  Victor Zia ,  Badarinath Kommandur ,  Siva Narendra ,  Vivek De

    IPC分类号： H01L29/861

    CPC分类号： G05F3/205

    摘要： A bias generator unit is provided that includes a central bias generator to provide a bias voltage, a local bias generator to receive the bias voltage and a reference voltage and to provide a forward body bias signal or a reverse body bias signal. The bias generator may include a charge pump to output (or provide) a reference voltage to a reference generator, which in turn provides reference signals to the central bias generator. As a result, the local bias generator may control the body bias signal provided by the local bias generator.

    摘要翻译： 提供偏置发生器单元，其包括中心偏置发生器以提供偏置电压，局部偏置发生器以接收偏置电压和参考电压，并提供正向偏置信号或反向偏置信号。 偏置发生器可以包括电荷泵以将参考电压输出（或提供）到参考发生器，基准电压器又向中心偏置发生器提供参考信号。 结果，本地偏置发生器可以控制由局部偏置发生器提供的体偏置信号。