利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

15 条记录 (耗时 0.02 秒)

    Method and apparatus for power consumption reduction
    3.
    发明申请
    Method and apparatus for power consumption reduction 失效
    降低功耗的方法和装置

    公开(公告)号：US20060259890A1

    公开(公告)日：2006-11-16

    申请号：US11486030

    申请日：2006-07-14

    申请人： James Tschanz ,  Nasser Kurd ,  Javed Barkatullah ,  Vivek De

    发明人： James Tschanz ,  Nasser Kurd ,  Javed Barkatullah ,  Vivek De

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5045

    摘要： A method and chip design are provided for reducing power consumption. A first functional block having a phase logic circuit may be provided in a first area of a chip. A second functional block having an edge-triggered circuit may be provided in a second area of the chip. Edge-triggered circuits within the second functional block may be replaced with dual edge-triggered circuits. Phase logic circuits may be clocked by a full frequency clock signal and dual edge-triggered circuits may be clocked by a half-frequency clock signal.

    摘要翻译： 提供了一种降低功耗的方法和芯片设计。 具有相位逻辑电路的第一功能块可以设置在芯片的第一区域中。 具有边缘触发电路的第二功能块可以设置在芯片的第二区域中。 第二功能块内的边沿触发电路可以用双边沿触发电路代替。 相位逻辑电路可以由全频时钟信号来计时，并且双边沿触发电路可以由半频时钟信号来计时。

    Method and apparatus for power consumption reduction
    4.
    发明申请
    Method and apparatus for power consumption reduction 有权
    降低功耗的方法和装置

    公开(公告)号：US20050102642A1

    公开(公告)日：2005-05-12

    申请号：US10703562

    申请日：2003-11-10

    申请人： James Tschanz ,  Nasser Kurd ,  Javed Barkatullah ,  Vivek De

    发明人： James Tschanz ,  Nasser Kurd ,  Javed Barkatullah ,  Vivek De

    IPC分类号： G06F9/45 ,  G06F17/50

    CPC分类号： G06F17/5045

    摘要： A method and chip design are provided for reducing power consumption. A first functional block having a phase logic circuit may be provided in a first area of a chip. A second functional block having an edge-triggered circuit may be provided in a second area of the chip. Edge-triggered circuits within the second functional block may be replaced with dual edge-triggered circuits. Phase logic circuits may be clocked by a full frequency clock signal and dual edge-triggered circuits may be clocked by a half-frequency clock signal.

    摘要翻译： 提供了一种降低功耗的方法和芯片设计。 具有相位逻辑电路的第一功能块可以设置在芯片的第一区域中。 具有边缘触发电路的第二功能块可以设置在芯片的第二区域中。 第二功能块内的边沿触发电路可以用双边沿触发电路代替。 相位逻辑电路可以由全频时钟信号来计时，并且双边沿触发电路可以由半频时钟信号来计时。

    PLL with controlled VCO bias
    5.
    发明申请
    PLL with controlled VCO bias 有权
    具有受控VCO偏置的PLL

    公开(公告)号：US20070046343A1

    公开(公告)日：2007-03-01

    申请号：US11218207

    申请日：2005-08-31

    申请人： Nasser Kurd ,  Javed Barkatullah

    发明人： Nasser Kurd ,  Javed Barkatullah

    IPC分类号： H03L7/06

    CPC分类号： H03L7/0995 ,  H03K3/0322 ,  H03K5/133 ,  H03K2005/00045 ,  H03K2005/00208 ,  H03L7/0891 ,  H03L7/095 ,  H03L7/18

    摘要： In some embodiments, a PLL with an output to provide a PLL output clock at a target frequency is provided. The PLL comprises a VCO to generate a clock to be used to generate the PLL output clock. Also provided is circuitry to maintain the VCO's bias level at a sufficient level if it is insufficient. Other embodiments may be disclosed herein.

    摘要翻译： 在一些实施例中，提供具有输出以提供目标频率的PLL输出时钟的PLL。 PLL包括VCO以产生要用于产生PLL输出时钟的时钟。 还提供了如果不足够将VCO的偏置电平维持在足够的电平的电路。 本文可以公开其它实施例。

    Adaptive frequency clock generation system
    6.
    发明申请
    Adaptive frequency clock generation system 失效
    自适应频率时钟发生系统

    公开(公告)号：US20050218955A1

    公开(公告)日：2005-10-06

    申请号：US10813551

    申请日：2004-03-31

    申请人： Nasser Kurd ,  Javed Barkatullah ,  Paul Madland

    发明人： Nasser Kurd ,  Javed Barkatullah ,  Paul Madland

    IPC分类号： H03B5/00 ,  H03L7/093 ,  H03L7/22

    CPC分类号： H03L7/093 ,  H03L7/22

    摘要： A clock generating apparatus is provided that includes a first phase lock loop device powered by an analog (or fixed) power supply voltage and a second phase lock loop device powered by the analog power supply voltage and a digital power supply voltage. The second phase lock loop device to output a clock signal having an adaptive frequency based on the digital power supply voltage.

    摘要翻译： 提供了一种时钟发生装置，其包括由模拟（或固定）电源电压供电的第一锁相环装置和由模拟电源电压和数字电源电压供电的第二锁相环装置。 第二锁相环装置，用于基于数字电源电压输出具有自适应频率的时钟信号。