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    SPLIT TRAFFIC ROUTING IN A PROCESSOR
    1.
    发明申请
    SPLIT TRAFFIC ROUTING IN A PROCESSOR 审中-公开
    分处交通运输路线

    公开(公告)号：US20120155273A1

    公开(公告)日：2012-06-21

    申请号：US12968857

    申请日：2010-12-15

    申请人： William A. Hughes ,  Chenping Yang ,  Michael K. Fertig ,  Kevin M. Lepak

    发明人： William A. Hughes ,  Chenping Yang ,  Michael K. Fertig ,  Kevin M. Lepak

    IPC分类号： H04L12/26

    CPC分类号： G06F15/17312

    摘要： A multi-chip module configuration includes two processors, each having two nodes, each node including multiple cores or compute units. Each node is connected to the other nodes by links that are high bandwidth or low bandwidth. Routing of traffic between the nodes is controlled at each node according to a routing table and/or a control register that optimize bandwidth usage and traffic congestion control.

    摘要翻译： 多芯片模块配置包括两个处理器，每个处理器具有两个节点，每个节点包括多个核心或计算单元。 每个节点通过高带宽或低带宽的链路连接到其他节点。 根据路由表和/或优化带宽使用和业务拥塞控制的控制寄存器，在每个节点处控制节点之间的业务路由。

    CROSSBAR SWITCH WITH PRIMARY AND SECONDARY PICKERS
    3.
    发明申请
    CROSSBAR SWITCH WITH PRIMARY AND SECONDARY PICKERS 有权
    交叉开关与主要和次要选择

    公开(公告)号：US20120140768A1

    公开(公告)日：2012-06-07

    申请号：US12961884

    申请日：2010-12-07

    申请人： William A. Hughes ,  Chenping Yang ,  Michael K. Fertig

    发明人： William A. Hughes ,  Chenping Yang ,  Michael K. Fertig

    IPC分类号： H04L12/56

    CPC分类号： H04L49/101 ,  G06F13/1657 ,  H04L49/10 ,  H04L49/1576

    摘要： A crossbar switch with primary and secondary pickers is described herein. The crossbar switch includes a crossbar switch command scheduler that schedules commands that are to be routed across the crossbar from multiple source ports to multiple destination ports. The crossbar switch command scheduler uses primary and secondary pickers to schedule two commands per clock cycle. The crossbar switch may also include a dedicated response bus, a general purpose bus and a dedicated command bus. A system request interface may include dedicated command and data packet buffers to work with the primary and secondary pickers.

    摘要翻译： 本文描述了具有主要和次要选择器的交叉开关。 交叉开关包括交叉开关命令调度器，其调度将跨越交叉开关从多个源端口路由到多个目的地端口的命令。 交叉开关命令调度器使用主选择器和辅助选择器在每个时钟周期调度两个命令。 交叉开关还可以包括专用响应总线，通用总线和专用命令总线。 系统请求接口可以包括专用命令和数据分组缓冲器以与主要和辅助选择器一起工作。

    Crossbar switch with primary and secondary pickers
    4.
    发明授权
    Crossbar switch with primary and secondary pickers 有权
    交叉开关与主和二次选择器

    公开(公告)号：US08787368B2

    公开(公告)日：2014-07-22

    申请号：US12961884

    申请日：2010-12-07

    申请人： William A. Hughes ,  Chenping Yang ,  Michael K. Fertig

    发明人： William A. Hughes ,  Chenping Yang ,  Michael K. Fertig

    IPC分类号： H04L12/28 ,  H04L12/56 ,  G06F13/16

    CPC分类号： H04L49/101 ,  G06F13/1657 ,  H04L49/10 ,  H04L49/1576

    摘要： A crossbar switch with primary and secondary pickers is described herein. The crossbar switch includes a crossbar switch command scheduler that schedules commands that are to be routed across the crossbar from multiple source ports to multiple destination ports. The crossbar switch command scheduler uses primary and secondary pickers to schedule two commands per clock cycle. The crossbar switch may also include a dedicated response bus, a general purpose bus and a dedicated command bus. A system request interface may include dedicated command and data packet buffers to work with the primary and secondary pickers.

    摘要翻译： 本文描述了具有主要和次要选择器的交叉开关。 交叉开关包括交叉开关命令调度器，其调度将跨越交叉开关从多个源端口路由到多个目的地端口的命令。 交叉开关命令调度器使用主选择器和辅助选择器在每个时钟周期调度两个命令。 交叉开关还可以包括专用响应总线，通用总线和专用命令总线。 系统请求接口可以包括专用命令和数据分组缓冲器以与主要和辅助选择器一起工作。

    Processor power management and method
    5.
    发明授权
    Processor power management and method 有权
    处理器电源管理和方法

    公开(公告)号：US08195887B2

    公开(公告)日：2012-06-05

    申请号：US12356624

    申请日：2009-01-21

    申请人： William A. Hughes ,  Kiran K. Bondalapati ,  Vydhyanathan Kalyanasundharam ,  Kevin M. Lepak ,  Benjamin T. Sander

    发明人： William A. Hughes ,  Kiran K. Bondalapati ,  Vydhyanathan Kalyanasundharam ,  Kevin M. Lepak ,  Benjamin T. Sander

    IPC分类号： G06F12/08 ,  G06F1/32

    CPC分类号： G06F12/0831 ,  G06F1/3203 ,  G06F1/324 ,  G06F12/0808 ,  G06F2212/1028 ,  Y02D10/126 ,  Y02D10/13 ,  Y02D50/20

    摘要： A data processing device is disclosed that includes multiple processing cores, where each core is associated with a corresponding cache. When a processing core is placed into a first sleep mode, the data processing device initiates a first phase. If any cache probes are received at the processing core during the first phase, the cache probes are serviced. At the end of the first phase, the cache corresponding to the processing core is flushed, and subsequent cache probes are not serviced at the cache. Because it does not service the subsequent cache probes, the processing core can therefore enter another sleep mode, allowing the data processing device to conserve additional power.

    摘要翻译： 公开了一种数据处理设备，其包括多个处理核心，其中每个核心与相应的高速缓存相关联。 当处理核心被置于第一睡眠模式时，数据处理设备启动第一阶段。 如果在第一阶段期间在处理核心处接收到任何高速缓存探测器，则对缓存探测器进行服务。 在第一阶段结束时，与处理核心相对应的高速缓冲存储器被刷新，并且后续高速缓存探测器不在缓存处被服务。 因为它不服务后续的缓存探测器，因此处理核心可以进入另一个睡眠模式，从而允许数据处理设备节省额外的功率。

    PROCESSOR POWER MANAGEMENT AND METHOD
    7.
    发明申请
    PROCESSOR POWER MANAGEMENT AND METHOD 有权
    处理器功率管理和方法

    公开(公告)号：US20100185820A1

    公开(公告)日：2010-07-22

    申请号：US12356624

    申请日：2009-01-21

    申请人： William A. Hughes ,  Kiran K. Bondalapati ,  Vydhyanathan Kalyanasundharam ,  Kevin M. Lepak ,  Benjamin T. Sander

    发明人： William A. Hughes ,  Kiran K. Bondalapati ,  Vydhyanathan Kalyanasundharam ,  Kevin M. Lepak ,  Benjamin T. Sander

    IPC分类号： G06F1/32 ,  G06F12/08

    CPC分类号： G06F12/0831 ,  G06F1/3203 ,  G06F1/324 ,  G06F12/0808 ,  G06F2212/1028 ,  Y02D10/126 ,  Y02D10/13 ,  Y02D50/20

    摘要： A data processing device is disclosed that includes multiple processing cores, where each core is associated with a corresponding cache. When a processing core is placed into a first sleep mode, the data processing device initiates a first phase. If any cache probes are received at the processing core during the first phase, the cache probes are serviced. At the end of the first phase, the cache corresponding to the processing core is flushed, and subsequent cache probes are not serviced at the cache. Because it does not service the subsequent cache probes, the processing core can therefore enter another sleep mode, allowing the data processing device to conserve additional power.

    摘要翻译： 公开了一种数据处理设备，其包括多个处理核心，其中每个核心与相应的高速缓存相关联。 当处理核心被置于第一睡眠模式时，数据处理设备启动第一阶段。 如果在第一阶段期间在处理核心处接收到任何高速缓存探测器，则对缓存探测器进行服务。 在第一阶段结束时，与处理核心相对应的高速缓冲存储器被刷新，并且后续高速缓存探测器不在缓存处被服务。 因为它不服务后续的缓存探测器，因此处理核心可以进入另一个睡眠模式，从而允许数据处理设备节省额外的功率。

    Command packet packing to mitigate CRC overhead
    10.
    再颁专利
    Command packet packing to mitigate CRC overhead 有权
    命令包打包以减轻CRC开销

    公开(公告)号：USRE44487E1

    公开(公告)日：2013-09-10

    申请号：US13240272

    申请日：2011-09-22

    申请人： William A. Hughes ,  Chen-Ping Yang ,  Greggory D. Donley ,  Michael K. Fertig

    发明人： William A. Hughes ,  Chen-Ping Yang ,  Greggory D. Donley ,  Michael K. Fertig

    IPC分类号： H04L12/56 ,  G06F11/00 ,  H04B7/00

    CPC分类号： H04L1/0011 ,  H04L1/0007 ,  H04L1/0061 ,  H04L1/18

    摘要： In an embodiment, a node comprises a packet scheduler configured to schedule packets to be transmitted on a link and an interface circuit coupled to the packet scheduler and configured to transmit the packets on the link. The interface circuit is configured to generate error detection data covering the packets, wherein the error detection data is transmitted between packets on the link. The interface circuit is configured to cover up to N packets with one transmission of error detection data, where N is an integer >=2. The number of packets covered with one transmission of error detection data is determined by the interface circuit dependent on an availability of packets to transmit. In another embodiment, the interface circuit is configured to dynamically vary a frequency of transmission of the error detection data on the link based on an amount of bandwidth being consumed on the link.

    摘要翻译： 在一个实施例中，节点包括分组调度器，其被配置为调度要在链路上传送的分组以及耦合到分组调度器并被配置为在链路上传送分组的接口电路。 接口电路被配置为生成覆盖分组的错误检测数据，其中在链路上的分组之间传送错误检测数据。 接口电路被配置为通过一次错误检测数据的传输来覆盖多达N个分组，其中N是> = 2的整数。 由一个错误检测数据传输覆盖的分组的数量由接口电路确定，取决于要发送的分组的可用性。 在另一个实施例中，接口电路被配置为基于链路上消耗的带宽量来动态地改变链路上的错误检测数据的传输频率。