公开(公告)号：WO2008054679A1

公开(公告)日：2008-05-08

申请号：PCT/US2007/022682

申请日：2007-10-26

Applicant: ADVANCED MICRO DEVICES, INC. ,  GEHRING, Andreas ,  WEI, Andy ,  MOWRY, Anthony ,  RATHOR, Manuj

Inventor： GEHRING, Andreas ,  WEI, Andy ,  MOWRY, Anthony ,  RATHOR, Manuj

IPC: H01L21/8234 ,  H01L21/8238

CPC classification number: H01L21/823412 ,  H01L21/823418 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/7843 ,  H01L29/7848

Abstract: A method of forming a semiconductor structure comprises providing a semiconductor substrate comprising a first transistor element and a second transistor element. The first transistor element comprises at least one first amorphous region and the second transistor element comprises at least one second amorphous region. A stress-creating layer is formed over the first transistor element. The stress-creating layer does not cover the second transistor element. A first annealing process is performed. The first annealing process is adapted to re-crystallize the first amorphous region and the second amorphous region. After the first annealing process, a second annealing process is performed. The stress-creating layer remains on the semiconductor substrate during the second annealing process.

Abstract translation: 形成半导体结构的方法包括提供包括第一晶体管元件和第二晶体管元件的半导体衬底。 第一晶体管元件包括至少一个第一非晶区域，第二晶体管元件包括至少一个第二非晶区域。 应力产生层形成在第一晶体管元件上。 应力产生层不覆盖第二晶体管元件。 执行第一退火处理。 第一退火工艺适于重新结晶第一非晶区域和第二非晶区域。 在第一退火处理之后，执行第二退火处理。 应力产生层在第二退火处理期间保留在半导体衬底上。

公开(公告)号：WO2008025588A1

公开(公告)日：2008-03-06

申请号：PCT/EP2007/056881

申请日：2007-07-06

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM UNITED KINGDOM LIMITED ,  CHIDAMBARRAO, Dureseti ,  LIU, Yaocheng ,  HENSON, William

Inventor： CHIDAMBARRAO, Dureseti ,  LIU, Yaocheng ,  HENSON, William

IPC: H01L29/49 ,  H01L21/336 ,  H01L21/28 ,  H01L29/04 ,  H01L21/8238

CPC classification number: H01L21/28097 ,  H01L21/7624 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/045 ,  H01L29/4908 ,  H01L29/4975 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/7843

Abstract: A semiconductor structure including an nFET (22) having a FUSI gate electrode (18) wherein a dual stress liner configuration is used to enhance the stress in the channel region is provided. The dual stress liner configuration includes a first stress liner (24) that has an upper surface that is planar with an upper surface of a FUSI gate electrode of the nFET. The first stress liner is not present atop the FUSI gate electrode. The first stress liner partially wraps around, the sides of, the nFET with the FUSI gate electrode. A second stress liner (26) is located on the upper surface of the first stress liner as well as atop the nFET that contains the FUSI gate electrode. The first stress liner is a tensile stress liner and the second stress liner is a compressive stress liner.

Abstract translation: 提供了包括具有FUSI栅电极（18）的nFET（22）的半导体结构，其中使用双应力衬垫配置来增强沟道区域中的应力。 双应力衬垫构造包括第一应力衬垫（24），其具有与nFET的FUSI栅电极的上表面平面的上表面。 第一个应力衬垫不在FUSI栅电极的顶部。 第一应力衬垫部分地缠绕着具有FUSI栅电极的nFET的两侧。 第二应力衬垫（26）位于第一应力衬垫的上表面上以及位于包含FUSI栅电极的nFET顶上。 第一应力衬垫是拉伸应力衬垫，第二应力衬垫是压应力衬垫。

公开(公告)号：WO2008018419A1

公开(公告)日：2008-02-14

申请号：PCT/JP2007/065388

申请日：2007-08-06

Applicant: 塩谷 喜美

Inventor： 塩谷 喜美

IPC: H01L21/316 ,  H01L21/31 ,  H01L21/318

CPC classification number: H01L21/3105 ,  H01L21/2686 ,  H01L21/67115 ,  H01L21/76825 ,  H01L21/76829 ,  H01L21/76831 ,  H01L21/76834 ,  H01L21/823807 ,  H01L29/78 ,  H01L29/7843

Abstract: [PROBLEMS] To prevent increase of a dielectric constant of a low-k film. [MEANS FOR SOLVING PROBLEMS] Provided is a semiconductor manufacturing method which includes a step of annealing a low dielectric constant film by irradiating the film with ultraviolet, and a step of performing modifying treatment to at least the low dielectric constant film without bringing the annealed dielectric constant film into contact with water. A semiconductor manufacturing apparatus for performing such semiconductor manufacturing method, and an electronic apparatus provided with a semiconductor device manufactured by such semiconductor manufacturing method are also provided.

Abstract translation: [问题]为了防止低k膜的介电常数的增加。 [解决问题的手段]提供一种半导体制造方法，其包括通过用紫外线照射该膜来对低介电常数膜进行退火的步骤，以及对至少低介电常数膜进行改性处理而不使退火的电介质 恒定膜与水接触。 还提供了一种用于执行这种半导体制造方法的半导体制造装置和具有通过这种半导体制造方法制造的半导体器件的电子设备。

公开(公告)号：WO2007139140A1

公开(公告)日：2007-12-06

申请号：PCT/JP2007/060974

申请日：2007-05-30

Applicant: 東京エレクトロン株式会社 ,  鴻野 真之 ,  西田 辰夫 ,  中西 敏雄

Inventor： 鴻野 真之 ,  西田 辰夫 ,  中西 敏雄

IPC: C23C16/42 ,  C23C16/511 ,  H01L21/318

CPC classification number: C23C16/511 ,  C23C16/345 ,  H01L21/3185 ,  H01L21/823807 ,  H01L29/518 ,  H01L29/78 ,  H01L29/7843

Abstract: 　複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入してプラズマを発生させるプラズマ処理装置を用い、処理室内に導入した窒素含有ガスとシリコン含有ガスをマイクロ波によりプラズマ化し、このプラズマにより被処理基板の表面に窒化珪素膜を堆積させる際に、窒素含有ガスの種類と処理圧力の組合せにより、形成される窒化珪素膜のストレスを制御する。

Abstract translation: 等离子体处理装置通过使用具有多个槽的平面天线将微波引入处理室来产生等离子体。 通过使用等离子体处理装置，将引入到处理室中的含氮气体和含硅气体进入等离子体状态，并且在通过使用等离子体沉积基板表面上的氮化硅膜时为 通过组合含氮气体的类型和处理压力来控制待形成的氮化硅膜的应力。

公开(公告)号：WO2007133342A1

公开(公告)日：2007-11-22

申请号：PCT/US2007/007575

申请日：2007-03-29

Applicant: ADVANCED MICRO DEVICES, INC. ,  WU, David, D. ,  MICHAEL, Mark, W.

Inventor： WU, David, D. ,  MICHAEL, Mark, W.

IPC: H01L21/768 ,  H01L21/8238

CPC classification number: H01L21/76819 ,  H01L21/76802 ,  H01L21/76834 ,  H01L29/7843

Abstract: The present invention is directed to methods of forming contact openings. In one illustrative embodiment, the method includes forming a feature (20) above a semiconducting substrate (22), forming a layer stack comprised of a plurality of layers of material above the feature (22), the layer stack having an original height (32), reducing the original height (32) of the layer stack to thereby define a reduced height (32A) layer stack above the feature, forming an opening (38) in the reduced height layer (32A) stack for a conductive member (40) that will be electrically coupled to the feature (20) and forming the conductive member (40) in the opening (30) in the reduced height (32A) layer stack.

Abstract translation: 本发明涉及形成接触开口的方法。 在一个说明性实施例中，该方法包括在半导体衬底（22）上方形成特征（20），形成由特征（22）上方的多层材料构成的层叠层，层叠层具有原始高度（32 ），减小层堆叠的原始高度（32），从而在特征之上限定减小的高度（32A）层堆叠，在用于导电构件（40）的减小高度层（32A）堆叠中形成开口（38） 其将电耦合到特征（20）并且在减小的高度（32A）层叠中的开口（30）中形成导电构件（40）。

公开(公告)号：WO2007112261A2

公开(公告)日：2007-10-04

申请号：PCT/US2007064625

申请日：2007-03-22

Applicant: TEXAS INSTRUMENTS INC ,  CHIDAMBARAM PERIANNAN

Inventor： CHIDAMBARAM PERIANNAN

IPC: H01L21/31

CPC classification number: H01L21/823807 ,  H01L21/76828 ,  H01L21/76829 ,  H01L21/823864 ,  H01L29/7843 ,  Y10S438/938

Abstract: The invention provides a method of fabricating a semiconductor device (200). In one aspect, the method comprises forming a stress inducing layer (210) over a semiconductor substrate (110), subjecting the stress inducing layer to a first temperature anneal (215), and subjecting the semiconductor substrate to a second temperature anneal subsequent to the first temperature anneal, wherein the second temperature anneal is higher than the first temperature anneal.

Abstract translation: 本发明提供了一种制造半导体器件（200）的方法。 在一个方面，该方法包括在半导体衬底（110）上形成应力感应层（210），使应力感应层经受第一温度退火（215），并且使半导体衬底经历第二温度退火 第一温度退火，其中第二退火温度高于第一退火温度。

公开(公告)号：WO2007108106A1

公开(公告)日：2007-09-27

申请号：PCT/JP2006/305607

申请日：2006-03-20

Applicant: 富士通株式会社 ,  福留 秀暢 ,  籾山 陽一

Inventor： 福留 秀暢 ,  籾山 陽一

IPC: H01L29/78 ,  H01L21/76 ,  H01L27/08

CPC classification number: H01L29/78 ,  H01L21/823807 ,  H01L21/823878 ,  H01L29/665 ,  H01L29/7843 ,  H01L29/7846

Abstract: 　半導体装置は、半導体基板と、前記半導体基板上に、素子領域を画成するように形成された素子分離領域と、前記素子領域上に形成された活性素子とよりなり、前記素子分離領域は、前記半導体基板中に形成され前記素子領域を画成する素子分離溝と、前記素子分離溝を充填する素子分離絶縁膜とよりなり、前記素子分離絶縁膜の少なくとも一部は、圧電材料膜よりなる。

Abstract translation: 一种半导体器件，包括半导体衬底; 设置在所述半导体衬底上的器件元件分离区域，以便分开器件元件区域; 以及叠置在器件元件区域上的有源器件元件，其中器件元件分离区域由用于分割设置在半导体衬底中的器件元件区域的器件元件分离槽和填充器件元件分离的器件元件分离绝缘膜构成; 并且其中所述器件元件分离绝缘膜的至少一部分由压电材料膜构成。

公开(公告)号：WO2007103609A2

公开(公告)日：2007-09-13

申请号：PCT/US2007/061841

申请日：2007-02-08

Applicant: FREESCALE SEMICONDUCTOR INC. ,  ZHANG, Da ,  ADAMS, Vance H. ,  NGUYEN, Bich-Yen ,  GRUDOWSKI, Paul A.

Inventor： ZHANG, Da ,  ADAMS, Vance H. ,  NGUYEN, Bich-Yen ,  GRUDOWSKI, Paul A.

IPC: H01L21/336

CPC classification number: H01L29/7846 ,  H01L29/165 ,  H01L29/66636 ,  H01L29/66772 ,  H01L29/7843 ,  H01L29/7848 ,  H01L29/78654

Abstract: A semiconductor fabrication process includes forming isolation structures (106) on either side of a transistor region, forming a gate structure (110) overlying the transistor region, removing source/drain regions (107) to form source/drain recesses (120), removing portions of the isolation structures to form recessed isolation structures (126), and filling the source/drain recesses with a source/drain stressor such as an epitaxially formed semiconductor. A lower surface of the source/drain recess is preferably deeper than an upper surface of the recessed isolation structure by approximately 10 to 30 nm. Filling the source/drain recesses may precede or follow forming the recessed isolation structures. An ILD stressor (140) is then deposited over the transistor region such that the ILD stressor is adjacent to sidewalls of the source/drain structure thereby coupling the ILD stressor to the source/drain stressor. The ILD stressor is preferably compressive or tensile silicon nitride and the source/drain structure is preferably silicon germanium or silicon carbon.

Abstract translation: 半导体制造工艺包括在晶体管区域的任一侧上形成隔离结构（106），形成覆盖晶体管区域的栅极结构（110），去除源极/漏极区域（107）以形成源极/漏极凹部（120），去除 隔离结构的部分以形成凹陷的隔离结构（126），并且用诸如外延形成的半导体的源极/漏极应力源填充源/漏极凹部。 源极/漏极凹部的下表面优选比凹陷隔离结构的上表面深大约10至30nm。 填充源极/漏极凹部可以在形成凹入的隔离结构之前或之后。 然后将ILD应激源（140）沉积在晶体管区域上，使得ILD应力源与源极/漏极结构的侧壁相邻，从而将ILD应力源耦合到源极/漏极应力源。 ILD应力器优选为压缩或拉伸氮化硅，并且源极/漏极结构优选为硅锗或硅碳。

公开(公告)号：WO2007054403A1

公开(公告)日：2007-05-18

申请号：PCT/EP2006/066852

申请日：2006-09-28

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM UNITED KINGDOM LIMITED ,  YANG, Haining ,  PANDA, Siddhartha

Inventor： YANG, Haining ,  PANDA, Siddhartha

IPC: H01L21/8238 ,  H01L21/336

CPC classification number: H01L21/823807 ,  H01L21/823864 ,  H01L27/1203 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/7843 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A semiconductor structure and a method of fabricating the same in which strain enhancement is achieved for both nFET and pFET devices is provided. In particular, the present invention provides at least one spacerless FET for stronger strain enhancement and defect reduction. The at least one spacerless FET can be a pFET, an nFET, or a combination thereof, with spacerless pFETs being particularly preferred since pFETs are generally fabricated to have a greater width than nFETs. The at least one spacerless FET allows to provide a stress inducing liner in closer proximity to the device channel than prior art structures including FETs having spacers. The spacerless FET is achieved without negatively affecting the resistance of the corresponding silicided source/drain diffusion contacts, which do not encroach underneath the spacerless FET.

Abstract translation: 提供半导体结构及其制造方法，其中对nFET和pFET器件实现应变增强。 特别地，本发明提供了用于更强应变增强和缺陷减少的至少一个无间隔型FET。 至少一个无衬垫FET可以是pFET，nFET或其组合，其中无间隙pFET是特别优选的，因为pFET通常制造成具有比nFET更大的宽度。 至少一个无间隔FET允许提供比包括具有间隔物的FET的现有技术结构更靠近器件沟道的应力诱导衬垫。 实现了无间隔FET，而不会不利地影响相应的硅化物源极/漏极扩散触点的电阻，其不会侵入无间隔FET的下方。

公开(公告)号：WO2007034718A1

公开(公告)日：2007-03-29

申请号：PCT/JP2006/318140

申请日：2006-09-13

Applicant: 日本電気株式会社 ,  中村 英達

Inventor： 中村 英達

IPC: H01L21/8234 ,  H01L21/28 ,  H01L21/336 ,  H01L21/768 ,  H01L21/8238 ,  H01L23/522 ,  H01L27/088 ,  H01L27/092 ,  H01L29/417 ,  H01L29/78

CPC classification number: H01L21/823807 ,  H01L21/28061 ,  H01L21/76825 ,  H01L21/76829 ,  H01L21/823835 ,  H01L21/823842 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7843 ,  H01L29/7845 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　チャネルに強い応力が加わるようにゲート電極周辺の膜の応力および配置を最適化することにより、高移動度化されたｎＭＯＳＦＥＴ及びｐＭＯＳを実現する。ｎＭＯＳＦＥＴにおいては、ゲート電極７上に圧縮応力を有する膜１１を形成し、さらに、ゲート電極、ゲート電極側壁及びソース・ドレイン領域を覆うように引張応力を有する膜２１を形成する。ｐＭＯＳＦＥＴにおいては、膜１１に代えて引張応力を有する膜をゲート電極７上に形成し、また、膜２１に代えて、圧縮応力を有する膜を形成する。

Abstract translation: 高迁移率nMOSFET和pMOS通过优化在栅电极的周边上的膜的应力和布置来实现，使得对通道施加强应力。 在nMOSFET中，在栅电极（7）上形成具有压应力的膜（11），形成具有拉伸应力的膜（21），以覆盖栅电极，栅电极侧壁和源 - 漏区 。 在pMOSFET中，代替膜（11）在栅电极（7）上形成具有拉伸应力的膜，代替膜（21）形成具有压应力的膜。