公开(公告)号：WO2012000907A1

公开(公告)日：2012-01-05

申请号：PCT/EP2011/060643

申请日：2011-06-24

Applicant: SOITEC ,  VAUFREDAZ, Alexandre ,  GUITTARD, Fleur

Inventor： VAUFREDAZ, Alexandre ,  GUITTARD, Fleur

IPC: H01L21/762

CPC classification number: H01L21/76256 ,  H01L21/30608 ,  H01L21/31111 ,  H01L21/76254

Abstract: The invention provides a method of treating a multilayer structure (211), the multilayer structure (211) comprising a wafer (208) bonded to a substrate (210) at a bonding interface, a bonding oxide layer (206) being disposed between the wafer (208) and the substrate (210), the method comprising at least one step of chemically etching the wafer (208), the method further comprising, before the chemical etching step, a step of partially deoxidizing the bonding oxide layer (206) of the multilayer structure (211) by hydrofluoric acid chemical etching in order to eliminate a peripheral portion of the bonding oxide layer (206).

Abstract translation: 本发明提供了一种处理多层结构（211）的方法，所述多层结构（211）包括在接合界面处与衬底（210）结合的晶片（208），接合氧化物层（206）设置在晶片 （208）和衬底（210），所述方法包括化学蚀刻晶片（208）的至少一个步骤，所述方法还包括在所述化学蚀刻步骤之前，将所述接合氧化物层（206）部分地脱氧 所述多层结构（211）通过氢氟酸化学蚀刻以消除所述接合氧化物层（206）的周边部分。

公开(公告)号：WO2010094371A3

公开(公告)日：2011-11-24

申请号：PCT/EP2010000090

申请日：2010-01-11

Applicant: SOITEC SILICON ON INSULATOR ,  LETERTRE FABRICE ,  FAURE BRUCE ,  GUENARD PASCAL

Inventor： LETERTRE FABRICE ,  FAURE BRUCE ,  GUENARD PASCAL

IPC: H01L21/20 ,  C30B29/38 ,  C30B29/40 ,  C30B33/02 ,  C30B33/06 ,  H01L21/02 ,  H01L21/762

CPC classification number: H01L21/02664 ,  C30B29/403 ,  C30B33/02 ,  C30B33/06 ,  H01L21/02381 ,  H01L21/0242 ,  H01L21/0243 ,  H01L21/02458 ,  H01L21/0254 ,  H01L21/762 ,  H01L21/76254

Abstract: The present invention relates a method for the formation of an at least partially relaxed strained material layer, the method comprising the steps of providing a seed substrate; patterning the seed substrate; growing a strained material layer on the patterned seed substrate; transferring the strained material layer from the patterned seed substrate to an intermediate substrate; and at least partially relaxing the strained material layer by a heat treatment.

Abstract translation: 本发明涉及形成至少部分松弛的应变材料层的方法，该方法包括以下步骤：提供种子基底; 图案化种子基底; 在图案化种子基底上生长应变材料层; 将所述应变材料层从所述图案化种子衬底转移到中间衬底; 并通过热处理至少部分地松弛应变材料层。

公开(公告)号：WO2011125282A1

公开(公告)日：2011-10-13

申请号：PCT/JP2011/001175

申请日：2011-03-01

Applicant: 信越半導体株式会社 ,  加藤 正弘 ,  岡 哲史 ,  小林 徳弘 ,  石塚 徹 ,  能登 宣彦

Inventor： 加藤　正弘 ,  岡　哲史 ,  小林　徳弘 ,  石塚　徹 ,  能登　宣彦

IPC: H01L21/02 ,  H01L21/20 ,  H01L21/205 ,  H01L27/12

CPC classification number: H01L21/02381 ,  H01L21/02433 ,  H01L21/02532 ,  H01L21/02576 ,  H01L21/0262 ,  H01L21/76254 ,  H01L29/78603

Abstract: 　本発明は、シリコン単結晶基板の主表面にエピタキシャル層を気相成長させたシリコンエピタキシャルウェーハであって、シリコン単結晶基板の主表面は、［１００］軸に対して（１００）面から［０１１］方向又は［０－１－１］方向に角度θだけ傾斜し、［０１－１］方向又は［０－１１］方向に角度φ傾斜し、θ及びφが１０'未満であり、シリコンエピタキシャル層のドーパント濃度が１×１０ １９ ／ｃｍ ３ 以上であることを特徴とするシリコンエピタキシャルウェーハである。これにより、シリコン単結晶基板主表面に、ドーパント濃度が１×１０ １９ ／ｃｍ ３ 以上であるエピタキシャル層が形成されたエピタキシャルウェーハにおいても、エピタキシャル層表面の縞状の凹凸が抑制されたエピタキシャルウェーハ及びその製造方法、該シリコンエピタキシャルウェーハを使用した貼り合わせＳＯＩウェーハ及びその製造方法が提供される。

Abstract translation: 提供了通过在硅单晶衬底的主表面上气相生长外延层获得的硅外延晶片。 硅单晶基板的主表面从（100）面向[011]或[0-1-1]倾斜角度θ，或者朝向[01-1]或[0-11]倾斜角度f ，相对于[100]轴。 ？ f小于10'，硅外延层的掺杂浓度为1×1019 / cm3以上。 结果，即使在形成了掺杂剂浓度为1×1019 / cm3以上的外延层的外延晶片的外延晶片及其制造方法中，外延层表面的条纹凹凸也被抑制， 在硅单晶衬底的主表面上。 还提供了使用硅外延晶片的键合SOI晶片及其制造方法。

公开(公告)号：WO2011031907A3

公开(公告)日：2011-06-23

申请号：PCT/US2010048333

申请日：2010-09-10

Applicant: MICRON TECHNOLOGY INC ,  PINNINGTON THOMAS

Inventor： PINNINGTON THOMAS

IPC: H01L33/02 ,  H01L33/00

CPC classification number: H01L33/04 ,  H01L21/76254 ,  H01L33/007 ,  H01L33/0079 ,  H01L33/12

Abstract: Epitaxial formation structures and associated methods of manufacturing solid state lighting ("SSL") devices with target thermal expansion characteristics are disclosed herein. In one embodiment, an SSL device includes a composite structure having a composite CTE temperature dependency, a formation structure on the composite structure, and an SSL structure on the formation structure. The SSL structure has an SSL temperature dependency, and a difference between the composite CTE and SSL temperature dependencies is below 3ppm/°C over the temperature range.

Abstract translation: 本文公开了外延形成结构和制造具有目标热膨胀特性的固态照明（“SSL”）器件的相关方法。 在一个实施例中，SSL设备包括具有复合CTE温度依赖性的复合结构，复合结构上的形成结构以及地层结构上的SSL结构。 SSL结构具有SSL温度依赖性，并且复合CTE和SSL温度依赖性之间的差异在温度范围内低于3ppm /°C。

公开(公告)号：WO2011052386A1

公开(公告)日：2011-05-05

申请号：PCT/JP2010/067999

申请日：2010-10-06

Applicant: SEMICONDUCTOR ENERGY LABORATORY CO., LTD. ,  SHIONOIRI, Yutaka ,  NODA, Kosei

Inventor： SHIONOIRI, Yutaka ,  NODA, Kosei

IPC: H01L21/8234 ,  H01L27/08 ,  H01L27/088 ,  H01L29/786

CPC classification number: H01L21/76254 ,  H01L27/0688 ,  H01L27/1225

Abstract: An object is to provide a semiconductor device with reduced standby power. A transistor including an oxide semiconductor as an active layer is used as a switching element, and supply of a power supply voltage to a circuit in an integrated circuit is controlled by the switching element. Specifically, when the circuit is in an operation state, supply of the power supply voltage to the circuit is performed by the switching element, and when the circuit is in a stop state, supply of the power supply voltage to the circuit is stopped by the switching element. In addition, the circuit supplied with the power supply voltage includes a semiconductor element which is a minimum unit included in an integrated circuit formed using a semiconductor. Further, the semiconductor included in the semiconductor element contains silicon having crystallinity (crystalline silicon).

Abstract translation: 目的是提供一种半导体器件具有降低的待机功率。 使用包括作为有源层的氧化物半导体的晶体管作为开关元件，并且通过开关元件来控制对集成电路中的电路的电源电压的供给。 具体地说，当电路处于运行状态时，通过开关元件向电路供给电源电压，并且当电路处于停止状态时，电源的供电电压被停止 开关元件 此外，提供有电源电压的电路包括半导体元件，其是包括在使用半导体形成的集成电路中的最小单元。 此外，包含在半导体元件中的半导体包含具有结晶性的硅（晶体硅）。

公开(公告)号：WO2011048308A1

公开(公告)日：2011-04-28

申请号：PCT/FR2010/052198

申请日：2010-10-15

Applicant: ECOLE POLYTECHNIQUE ,  CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE ,  ROCA I CABARROCAS, Pere ,  MORENO, Mario

Inventor： ROCA I CABARROCAS, Pere ,  MORENO, Mario

IPC: H01L21/02

CPC classification number: H01L21/0245 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02658 ,  H01L21/02661 ,  H01L21/76254

Abstract: L'invention concerne un procédé de fabrication d'un film multicouche (2') comprenant au moins une couche ultra mince de silicium cristallin (2), à partir d'un substrat (S) ayant une structure cristalline et comprenant une surface préalablement nettoyée. Selon l'invention, le procédé comprend une étape a) d'exposition de la surface nettoyée à un plasma radiofréquence généré dans un mélange gazeux de SiF4, d'hydrogène et d'argon, afin de former sur la surface nettoyée, une couche ultra mince de silicium cristallin (2) comportant plusieurs sous couches (19, 20, 21 ) dont une sous couche d'interface (19) en contact avec le substrat (S) et comprenant des microcavités, une étape b) de dépôt d'au moins une couche de matériau sur la couche ultra mince de silicium cristallin (2) pour former, avec ladite couche ultra mince de silicium cristallin (2), un film multicouche (2'), ledit film multicouche comprenant au moins une couche mécaniquement résistante (3) pour former un film multicouche (2') ayant une résistance suffisante pour permettre le décollement dudit film multicouche (2') sans endommager la couche ultra mince de silicium cristallin (2), et une étape c) de recuit du substrat (S) recouvert dudit film multicouche (2'), à une température supérieure à 400 °C, permettant la séparation dudit film multicouche (2') du substrat (S).

Abstract translation: 本发明涉及一种从具有晶体结构并包括预清洁表面的基底（S）制备包括晶体硅（2）的至少一个超薄膜的多层膜（2'）的方法。 根据本发明，该方法包括以下步骤：a）将清洁的表面暴露于在SiF 4，氢气和氩气的气体混合物中产生的射频等离子体，以便在清洁表面上形成超薄的结晶硅（2）层 包括与所述基板（S）接触并包括微腔的多个子层（19,20,21），所述子层包括接口子层（19） 步骤b）在晶体硅（2）的超薄层上沉积至少一层材料，以便与所述超薄结晶硅（2）形成多层膜（2'），所述多层膜至少包括 一个机械抵抗层（3），以便形成足够抗性的多层膜（2'），以允许去除所述多层膜（2'）而不损坏晶体硅（2）的超薄层。 以及在大于400℃的温度下使覆盖有所述多层膜（2'）的基板（S）退火的步骤c），使得所述多层膜（2'）能够与所述基板（S）分离。

公开(公告)号：WO2010099072A3

公开(公告)日：2011-02-17

申请号：PCT/US2010024956

申请日：2010-02-22

Applicant: MICRON TECHNOLOGY INC ,  SANDHU GURTEJ S ,  PARAT KRISHNA K

Inventor： SANDHU GURTEJ S ,  PARAT KRISHNA K

IPC: H01L21/20

CPC classification number: H01L23/538 ,  H01L21/76254 ,  H01L21/78 ,  H01L21/8221 ,  H01L23/3185 ,  H01L25/043 ,  H01L25/0657 ,  H01L25/074 ,  H01L27/0688 ,  H01L2924/0002 ,  H01L2924/09701 ,  H01L2924/00

Abstract: Methods for fabricating integrated circuit devices on an acceptor substrate devoid of circuitry are disclosed. Integrated circuit devices are formed by sequentially disposing one or more levels of semiconductor material on an acceptor substrate, and fabricating circuitry on each level of semiconductor material before disposition of a next higher level. After encapsulation of the circuitry, the acceptor substrate is removed and semiconductor dice are singulated. Integrated circuit devices formed by the methods are also disclosed.

Abstract translation: 公开了在没有电路的受主基板上制造集成电路器件的方法。 集成电路器件通过在接受器衬底上依次布置一个或多个半导体材料层并且在配置下一较高电平之前在每个半导体材料层上制造电路而形成。 在封装电路之后，去除受主衬底并切割半导体晶片。 还公开了通过这些方法形成的集成电路器件。

公开(公告)号：WO2010149512A1

公开(公告)日：2010-12-29

申请号：PCT/EP2010/058244

申请日：2010-06-11

Applicant: S.O.I.TEC SILICON ON INSULATOR TECHNOLOGIES ,  LAGAHE BLANCHARD, Chrystelle ,  BROEKAART, Marcel ,  CASTEX, Arnaud

Inventor： LAGAHE BLANCHARD, Chrystelle ,  BROEKAART, Marcel ,  CASTEX, Arnaud

IPC: H01L21/20 ,  H01L21/762

CPC classification number: H01L21/2007 ,  H01L21/76251 ,  H01L21/76254 ,  Y10T156/17

Abstract: A method of bonding by molecular bonding between at least one lower wafer (20) and an upper wafer (30) comprises positioning the upper wafer on the lower wafer. In accordance with the invention, a contact force (F) is applied to the peripheral side (22, 32) of at least one of the two wafers (30, 20) in order to initiate a bonding wave between the two wafers.

Abstract translation: 通过分子键合在至少一个下晶片（20）和上晶片（30）之间进行键合的方法包括将上晶片定位在下晶片上。 根据本发明，接触力（F）被施加到两个晶片（30,20）中的至少一个晶片（30,20）的外围侧（22,32），以便引发两个晶片之间的结合波。

公开(公告)号：WO2010147081A1

公开(公告)日：2010-12-23

申请号：PCT/JP2010/060032

申请日：2010-06-14

Applicant: 信越化学工業株式会社 ,  秋山 昌次

Inventor： 秋山　昌次

IPC: H01L21/02 ,  H01L21/20 ,  H01L21/265 ,  H01L27/12

CPC classification number: H01L21/76254 ,  H01L21/0242 ,  H01L21/02422 ,  H01L21/0245 ,  H01L21/02532

Abstract: 引っ張り応力を高めたＧｅ膜を有する基板を提供する。 絶縁性基板である石英基板又はガラス基板上に、シリコン薄膜を備えるＳＯＩ基板を用意する工程と、ゲルマニウムを上記ＳＯＩ基板のシリコン薄膜の上にエピタキシャル成長させてゲルマニウム膜を形成する工程とを少なくとも含んでなるＧｅ膜付きＳＯＩ基板の製造方法を提供する。また、絶縁性基板である石英基板又はガラス基板上のシリコン薄膜を備えるＳＯＩ基板と、上記ＳＯＱ基板のシリコン薄膜の上にエピタキシャル成長させたゲルマニウム膜を備える半導体用Ｇｅ膜付きＳＯＩ基板を提供する。

Abstract translation: 公开了具有改善的拉伸应力的Ge膜的基板。 还公开了一种用于制造提供Ge膜的SOI衬底的方法，其至少包括制备SOI衬底的步骤，其中在石英衬底或玻璃衬底（即，绝缘衬底）上提供硅薄膜，以及步骤 通过在SOI衬底的硅薄膜上外延生长锗来形成锗膜。 提供了用于半导体的Ge膜提供的SOI衬底，在石英衬底或玻璃衬底（即，绝缘衬底）上设置有硅薄膜的SOI衬底以及在SOI的硅薄膜上外延生长的锗膜 基质。

公开(公告)号：WO2010137682A1

公开(公告)日：2010-12-02

申请号：PCT/JP2010/059072

申请日：2010-05-28

Applicant: 信越化学工業株式会社 ,  川合 信 ,  伊藤 厚雄 ,  飛坂 優二 ,  秋山 昌次

Inventor： 川合　信 ,  伊藤　厚雄 ,  飛坂　優二 ,  秋山　昌次

IPC: H01L21/02 ,  H01L21/265 ,  H01L27/12

CPC classification number: H01L21/76254

Abstract: ハンドル基板とドナー基板の熱膨張率が異なる貼り合わせウェーハの製造方法であって、基板に割れを生ずることなく剥離を行うことができる方法を提供する。 ドナー基板の表面からイオンを注入してイオン注入界面を形成する工程と、前記ドナー基板のイオン注入を行った前記表面にハンドル基板を貼り合わせて貼り合わせ基板を作成する工程と、前記貼り合わせ基板に熱処理を行い接合体を得る工程と、前記接合体のドナー基板側とハンドル基板側に５０℃以上の温度差をつけながら熱応力を利用し て 前記イオン注入界面にそって剥離を行い、薄膜を前記ハンドル基板に転写する剥離工程とを少なくとも含んでなる貼り合わせウェーハの製造方法を提供する。

Abstract translation: 公开了一种制造层叠晶片的方法，其中手柄基板的热膨胀系数不同于供体基板的热膨胀系数，并且可以实现分层而不会在基板中产生开裂。 制造层压晶片的方法至少包括以下步骤：将离子注入施主衬底的表面以形成离子注入界面的步骤; 将把手基板接合到供体基板的离子注入表面以产生层压基板的步骤; 加热层叠基板以制造粘合材料的步骤; 以及通过利用热应力沿着离子注入界面的方向使粘合材料分层的分层步骤，同时在施加衬底侧和接合材料的把手衬底侧之间产生50℃或更高的温度差，从而转移 一个薄膜到手柄基板上。