公开(公告)号：WO2013014974A1

公开(公告)日：2013-01-31

申请号：PCT/JP2012/057246

申请日：2012-03-14

Applicant: Kabushiki Kaisha Toshiba ,  HORISAKI, Koji ,  HIDA, Toshikatsu ,  KANNO, Shinichi ,  TORII, Osamu

Inventor： HORISAKI, Koji ,  HIDA, Toshikatsu ,  KANNO, Shinichi ,  TORII, Osamu

IPC: G06F12/16 ,  G11C29/42

CPC classification number: G06F11/1044 ,  G06F11/1048 ,  H03M13/1575

Abstract: According to an embodiment, a memory interface that includes n number of channels and writes data subjected to an error correction encoding process having capable of correcting t symbols, n number of first error correction decoding units that perform an error correction decoding process of correcting s (s

Abstract translation: 根据一个实施例，一种存储器接口，其包括n个通道并且写入经过能够校正t个符号的纠错编码处理的数据，n个第一纠错解码单元，其执行校正s（ s

公开(公告)号：WO2012081732A1

公开(公告)日：2012-06-21

申请号：PCT/JP2011/079755

申请日：2011-12-15

Applicant: Kabushiki Kaisha Toshiba ,  HIDA, Toshikatsu ,  OSHIMA, Takashi ,  WATANABE, Kouji

Inventor： HIDA, Toshikatsu ,  OSHIMA, Takashi ,  WATANABE, Kouji

IPC: G06F12/16 ,  G11C29/42

CPC classification number: G06F11/10 ,  G06F11/08 ,  G06F11/1004 ,  G06F11/1044 ,  G06F11/108 ,  G11C2029/0411 ,  H03M13/09 ,  H03M13/1515 ,  H03M13/152 ,  H03M13/2906 ,  H03M13/2927 ,  H03M13/3723 ,  H04L67/1097

Abstract: According to one embodiment, a semiconductor storage device includes a nonvolatile semiconductor memory, a temporary storage buffer that temporarily stores writing data to be written to the nonvolatile semiconductor memory, and a coding processing unit that divides coding target data of an error correction code into two or more divided data and writes an error correction code obtained by performing an error correction coding process based on the divided data stored in the temporary storage buffer to the temporary storage buffer as an intermediate code.

Abstract translation: 根据一个实施例，半导体存储装置包括非易失性半导体存储器，临时存储要写入非易失性半导体存储器的写入数据的临时存储缓冲器，以及将纠错码的编码目标数据分成两部分的编码处理单元 或更多的分割数据，并将通过基于存储在临时存储缓冲器中的划分数据执行纠错编码处理而获得的纠错码写入临时存储缓冲器作为中间代码。

公开(公告)号：WO2011159805A3

公开(公告)日：2012-04-05

申请号：PCT/US2011040534

申请日：2011-06-15

Applicant: FUSION IO INC ,  FILLINGIM JEREMY

Inventor： FILLINGIM JEREMY

IPC: G11C29/42 ,  G06F11/10 ,  G11B20/18

CPC classification number: G06F11/1048

Abstract: An apparatus, system, and method are disclosed for providing error correction for a data storage device 102, 112. A determination module 602 determines an error-correcting code (ECC) characteristic of the data storage device 102, 112. An ECC module 116 validates requested data read from the data storage device 102, 112 using a hardware 5 ECC decoder 322. In response to the requested data satisfying a correction threshold, a software ECC decoder module 604 validates the data using a software ECC decoder 604. The software ECC decoder 604 is configured according to the ECC characteristic of the data storage device 102, 112.

Abstract translation: 公开了一种用于为数据存储设备102,112提供纠错的装置，系统和方法。确定模块602确定数据存储设备102,112的纠错码（ECC）特性.ECC模块116验证 使用硬件5 ECC解码器322从数据存储设备102,112读取请求的数据。响应于所请求的数据满足校正阈值，软件ECC解码器模块604使用软件ECC解码器604来验证数据。软件ECC解码器 604根据数据存储装置102,112的ECC特性来配置。

公开(公告)号：WO2011109713A3

公开(公告)日：2012-01-12

申请号：PCT/US2011027199

申请日：2011-03-04

Applicant: UNIV TEXAS ,  LIU BAO

Inventor： LIU BAO

IPC: G11C29/42

CPC classification number: H03M13/05 ,  G06F11/08 ,  H03K19/00 ,  H03M13/09

Abstract: Provided is a system including a group of error-detecting/correcting-code self-checked/self-timed/self-corrected circuits for logic robust and performance scalable nanoelectronic design, including: (1) a combinational logic network that outputs an error-detecting/error-correcting code (EDC/ECC); and (2) an error-detecting module which gates an external clock (in a self-checked circuit), or generates an internal clock (in a self-timed circuit), and/or an error-correcting module which corrects the sequential element states (in a self-corrected circuit). Also provided is a method for implementing an error-detecting/error-correcting code (EDC/ECC) self-checked/timed/corrected circuit. The method includes (1) encoding combinational logic outputs in an error-detecting/correcting code (EDC/ECC), (2) synthesizing combinational logic, and (4) generating a gated clock in a self-checked circuit, an internal clock in a self-timed circuit, and/or corrected signals in a self-corrected circuit.

Abstract translation: 提供了一种包括用于逻辑鲁棒和性能可伸缩的纳米电子设计的一组错误检测/校正码自检/自定时/自校正电路的系统，包括：（1）组合逻辑网络， 检测/纠错码（EDC / ECC）; （2）错误检测模块，其对外部时钟（在自检电路中）进行门控或产生内部时钟（在自定时电路中），和/或纠错模块，其校正顺序元件 状态（在自校正电路中）。 还提供了一种用于实现错误检测/纠错码（EDC / ECC）自检/定时/校正电路的方法。 该方法包括：（1）在错误检测/校正码（EDC / ECC）中编码组合逻辑输出，（2）合成组合逻辑，以及（4）在自检电路中产生门控时钟， 自定时电路和/或自校正电路中的校正信号。

公开(公告)号：WO2011118114A1

公开(公告)日：2011-09-29

申请号：PCT/JP2011/000563

申请日：2011-02-02

Applicant: パナソニック株式会社 ,  須藤 正人 ,  本多 利行

Inventor： 須藤　正人 ,  本多　利行

IPC: G06F12/16 ,  G06F12/00 ,  G11C29/42

CPC classification number: G06F11/1068 ,  G06F3/0619 ,  G06F3/064 ,  G06F3/0679 ,  G06F12/0246 ,  G06F2212/1032 ,  G11C2029/0411

Abstract: 　メモリコントローラ（１０３）のアクセス制御部（１０８）は、不揮発性メモリ（１０４）のコピー元ブロック内のページに格納されるデータをコピー先ブロックのページへコピーする際、コピーモード格納領域に格納されているコピーモードに従い、第１のコピー方式に対応付けられているページに格納されるデータを、誤り訂正制御部（１０９）による誤り訂正を行った後に、コピー先ブロックのページへコピーし、第２のコピー方式に対応付けられているページに格納されるデータを、誤り訂正制御部（１０９）による誤り訂正を行わずに、コピー先ブロックのページへコピーし、コピー先ブロックに関連付けられたコピーモードを、コピー元ブロックのコピーモードと異なるコピーモードに変更する。

Abstract translation: 存储控制器（103）的访问控制单元（108）当将存储在非易失性存储器（104）的复制源块内的页​​面中的数据页复制到复制目的地块时，将存储在 页面对应于第一复制方法到复制目的地块，根据在通过纠错控制单元（109）进行纠错之后存储在复制模式存储区域中的复制模式，页面复制存储在对应于第二个 将复制方法复制到复制目的地块，而不进行纠错控制单元（109）的纠错，并且将与复制目的地块相关联的复制模式修改为与复制源块的复制模式不同的复制模式。

公开(公告)号：WO2011062825A2

公开(公告)日：2011-05-26

申请号：PCT/US2010056217

申请日：2010-11-10

Applicant: RAMBUS INC ,  WARE FREDERICK A ,  TSERN ELY ,  VOGELSANG THOMAS

Inventor： WARE FREDERICK A ,  TSERN ELY ,  VOGELSANG THOMAS

IPC: G11C29/42 ,  G06F11/10 ,  G11C11/40 ,  G11C29/18

CPC classification number: G11C29/50016 ,  G06F11/1064 ,  G11C11/401 ,  G11C29/808

Abstract: The disclosed embodiments provide a dynamic memory device, comprising a set of dynamic memory cells and a set of replacement dynamic memory cells. The set of replacement dynamic memory cells includes data cells which contain replacement data bits for predetermined faulty cells in the set of dynamic memory cells, and address cells which contain address bits identifying the faulty cells, wherein each data cell is associated with a group of address cells that identify an associated faulty cell in the set of dynamic memory cells. The dynamic memory device also includes a remapping circuit, which remaps a faulty cell in the set of dynamic memory cells to an associated replacement cell in the set of replacement cells.

Abstract translation: 所公开的实施例提供了一种动态存储器设备，其包括一组动态存储器单元和一组替代动态存储器单元。 替换动态存储单元组包括包含用于动态存储单元组中的预定故障单元的替换数据位的数据单元以及包含识别故障单元的地址位的地址单元，其中每个数据单元与一组地址 这些单元识别该组动态存储器单元中的相关故障单元。 动态存储设备还包括重新映射电路，其将动态存储单元组中的故障单元重新映射到替换单元组中的相关替换单元。

公开(公告)号：WO2011036817A1

公开(公告)日：2011-03-31

申请号：PCT/JP2009/066829

申请日：2009-09-28

Applicant: 株式会社 東芝 ,  池川 純夫 ,  下村 尚治

Inventor： 池川　純夫 ,  下村　尚治

IPC: G11C11/15 ,  G11C29/42 ,  H01L21/8246 ,  H01L27/105 ,  H01L43/08

CPC classification number: G11C11/1675 ,  G11C11/161 ,  G11C11/1659 ,  H01L27/228

Abstract: 　本発明の例に関わる磁気メモリは、磁化方向が不変な第１の磁性層と、磁化方向が可変な第２の磁性層と、前記第１の磁性層と前記第２の磁性層の間に設けられた中間層とを有する磁気抵抗効果素子と、前記磁気抵抗効果素子に書き込まれた第１のデータが誤りを含むか否かを検出し、前記第１のデータが誤りを含む場合にその誤りが訂正された第２のデータを出力する誤り検出訂正回路と、第１のパルス幅を有する第１の書き込み電流及び前記第１のパルス幅より長い第２のパルス幅を有する第２の書き込み電流のいずれか一方を生成し、前記磁気抵抗効果素子に流す書き込み回路と、前記第２のデータを前記磁気抵抗効果素子に書き込む場合、前記第２の書き込み電流を前記磁気抵抗効果素子に流すように、前記書き込み回路を制御する制御回路と、を備える。

Abstract translation: 磁存储器具有：磁阻效应元件，其包括磁化方向恒定的第一磁性层，其中磁化方向可变的第二磁性层和设置在第一磁性层和第二磁性层之间的中间层; 检测写入磁阻效应元件的第一数据是否包含错误的错误检测和校正电路，以及当第一数据包含错误时，输出错误被校正的第二数据; 写入电路，其产生具有第一脉冲宽度的第一写入电流或具有大于第一脉冲宽度的第二脉冲宽度的第二写入电流，并将其施加到磁阻效应元件; 以及控制电路，当将第二数据写入磁阻效应元件时，控制写入电路将第二写入电流施加到磁阻效应元件。

公开(公告)号：WO2011030410A1

公开(公告)日：2011-03-17

申请号：PCT/JP2009/065741

申请日：2009-09-09

Applicant: 株式会社 東芝 ,  樽家 昌也 ,  金井 達徳 ,  山田 裕 ,  吉田 英樹

Inventor： 樽家　昌也 ,  金井　達徳 ,  山田　裕 ,  吉田　英樹

IPC: G11C29/42 ,  G06F12/16

CPC classification number: G06F11/1048 ,  G11C2029/0411

Abstract: 　データビットと、データビットの反転の有無を示す付加ビットと、データビット及び付加ビットの誤り訂正のための検査ビットとを有するデータをメモリから読み出し、データビット及び付加ビットの誤り訂正を行い、誤り訂正された付加ビットの値が１である場合はデータビットの反転を行ってメモリからの読み出しデータとして出力し、誤り訂正された付加ビットの値が０である場合はデータビットの反転を行わずにメモリからの読み出しデータとして出力する。

Abstract translation: 存储器装置从存储器中读取包括数据位的数据，表示存在数据位的反转的开销位，以及用于校正数据位和开销位中的错误的校验位，然后对数据位进行纠错， 开销位。 当纠错开销位的值为1时，数据位被反相，并作为从存储器读取的数据输出。 当错误校正开销位的值为0时，数据位作为读取数据从存储器输出，而不被反相。

公开(公告)号：WO2010062655A3

公开(公告)日：2010-08-12

申请号：PCT/US2009062383

申请日：2009-10-28

Applicant: MICRON TECHNOLOGY INC ,  RESNICK DAVID R

Inventor： RESNICK DAVID R

IPC: G11C29/42 ,  G11C29/24 ,  G11C29/26

CPC classification number: G06F11/1004 ,  G06F11/1044 ,  G11C2029/0411 ,  H01L2224/05573 ,  H01L2224/13025 ,  H01L2224/16146 ,  H01L2224/16227 ,  H01L2224/17181 ,  H01L2924/00014 ,  H01L2924/15313 ,  H03M13/05 ,  H01L2224/05599

Abstract: Various embodiments include apparatus and methods to store data in a first semiconductor memory unit and to store error correction information in a second semiconductor memory unit to recover the data. The error correction information has a value equal to at least the value of the data store in the first memory unit.

Abstract translation: 各种实施例包括在第一半导体存储器单元中存储数据并将错误校正信息存储在第二半导体存储器单元中以恢复数据的装置和方法。 纠错信息的值至少等于第一存储器单元中数据存储的值。

公开(公告)号：WO2010004664A1

公开(公告)日：2010-01-14

申请号：PCT/JP2009/000263

申请日：2009-01-23

Applicant: パナソニック株式会社 ,  中村敏宏 ,  飯田真久

Inventor： 中村敏宏 ,  飯田真久

IPC: G11C29/42 ,  G11C11/401 ,  G11C11/413

CPC classification number: G11C7/1006 ,  G06F11/1048 ,  G11C7/22 ,  G11C2029/0411

Abstract: 　半導体記憶装置は、メモリアレイと、誤り訂正回路と、上記誤り訂正回路に入力されるデータが当該誤り訂正回路に受け渡されるタイミングを制御する第１のタイミング制御信号に基づいて、上記誤り訂正回路から出力されたデータが誤り訂正回路から他の回路に受け渡されるタイミングを制御する第２のタイミング制御信号を生成するタイミング制御信号生成部とを備え、上記タイミング制御信号生成部は、上記誤り訂正回路の少なくとも一部と同一または対応する回路を含み、上記誤り訂正回路の遅延時間に対応する時間だけ上記第１のタイミング制御信号を遅延させたタイミングに応じて、上記第２のタイミング制御信号を出力する。

Abstract translation: 半导体存储器件包括存储器阵列，纠错电路和定时控制信号发生器，用于基于控制输入到纠错电路的数据被传送到纠错电路的定时的第一定时控制信号， 产生第二定时控制信号，其控制从误差校正电路输出的数据从错误校正电路传送到其他电路的定时。 定时控制信号发生器包括与错误校正电路的至少一部分相同或对应的电路，并且根据通过将第一定时控制信号延迟与错误的延迟时间相对应的时间而产生的定时输出第二定时控制信号 校正电路。