公开(公告)号：WO2016200402A1

公开(公告)日：2016-12-15

申请号：PCT/US2015/035564

申请日：2015-06-12

Applicant: INTEL CORPORATION

Inventor： GLASS, Glenn A. ,  MURTHY, Anand S. ,  KAM, Hei ,  GHANI, Tahir ,  JAMBUNATHAN, Karthik ,  MOHAPATRA, Chandra S.

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/6681 ,  H01L21/02532 ,  H01L21/76224 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823878 ,  H01L21/8256 ,  H01L27/0924 ,  H01L29/0847 ,  H01L29/66545 ,  H01L29/7848

Abstract: Techniques are disclosed for forming transistors on the same substrate with varied channel materials. The techniques include forming a replacement material region in the substrate, such region used to form a plurality of fins therefrom, the fins used to form transistor channel regions. In an example case, the substrate may comprise Si and the replacement materials may include Ge, SiGe, and/or at least one III-V material. The replacement material regions can have a width sufficient to ensure a substantially planar interface between the replacement material and the substrate material. Therefore, the fins formed from the replacement material regions can also have a substantially planar interface between the replacement material and the substrate material. One example benefit from being able to form replacement material channel regions with such substantially planar interfaces can include at least a 30 percent improvement in current flow at a fixed voltage.

Abstract translation: 公开了用于在具有不同通道材料的同一衬底上形成晶体管的技术。 这些技术包括在基板中形成替换材料区域，用于形成多个翅片的区域，用于形成晶体管沟道区域的翅片。 在一个示例性情况下，衬底可以包括Si，并且替换材料可以包括Ge，SiGe和/或至少一种III-V材料。 替换材料区域可以具有足以确保替换材料和衬底材料之间的基本平坦的界面的宽度。 因此，由更换材料区域形成的翅片也可以在替换材料和基底材料之间具有基本平坦的界面。 能够形成具有这种基本上平面的界面的替换材料通道区域的一个示例益处可以包括在固定电压下的电流流动的至少30％的改善。

公开(公告)号：WO2016048791A1

公开(公告)日：2016-03-31

申请号：PCT/US2015/050694

申请日：2015-09-17

Applicant: QUALCOMM INCORPORATED

Inventor： MACHKAOUTSAN, Vladimir ,  XU, Jeffrey Junhao ,  SONG, Stanley Seungchul ,  BADAROGLU, Mustafa ,  YEAP, Choh Fei

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/10

CPC classification number: H01L29/66803 ,  H01L21/2254 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/6681 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7851

Abstract: A portion of a bulk silicon (Si) is formed into a fin, having a fin base and, on the fin base, an in-process fin. The fin base is doped Si and the in-process fin is silicon germanium (SiGe). The in-process SiGe fin has a source region and a drain region. Boron is in-situ doped into the drain region and into the source region. Optionally, boron is in-situ doped by forming an epi-layer, having boron, on the drain region and on the source region, and drive-in annealing to diffuse boron in the source region and the drain region.

Abstract translation: 体硅（Si）的一部分形成为翅片，具有翅片基底，并且在翅片基底上形成有工艺前翅片。 翅片基底是掺杂Si，而工艺中的鳍是硅锗（SiGe）。 处理中的SiGe鳍具有源极区和漏极区。 硼原位掺杂到漏极区域并进入源极区域。 任选地，硼通过在漏极区域和源极区域上形成具有硼的外延层进行原位掺杂，以及驱动退火以在源极区域和漏极区域中扩散硼。

公开(公告)号：WO2014203304A1

公开(公告)日：2014-12-24

申请号：PCT/JP2013/066559

申请日：2013-06-17

Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッド ,  舛岡 富士雄 ,  中村 広記

Inventor： 舛岡　富士雄 ,  中村　広記

IPC: H01L21/336 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/78

CPC classification number: H01L29/7827 ,  H01L21/28088 ,  H01L21/306 ,  H01L21/30625 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/32055 ,  H01L21/32133 ,  H01L21/823431 ,  H01L21/823487 ,  H01L27/0886 ,  H01L29/1037 ,  H01L29/401 ,  H01L29/42392 ,  H01L29/4966 ,  H01L29/512 ,  H01L29/66545 ,  H01L29/66666 ,  H01L29/66719 ,  H01L29/6681 ,  H01L29/7802 ,  H01L29/7851 ,  H01L29/78618 ,  H01L29/78642 ,  H01L29/78696 ,  H01L2029/7858

Abstract: ２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであり、柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させる構造を持つＳＧＴの製造方法と、その結果得られるＳＧＴの構造を提供することを課題とする。半導体基板上にフィン状半導体層を形成し、周囲に第１の絶縁膜を形成する工程と、第１のダミーゲートを形成する工程と、第２のダミーゲートを形成する工程と、絶縁膜からなるサイドウォールを形成し、拡散層を形成し、拡散層上に金属と半導体の化合物を形成する工程と、ゲート電極及びゲート配線を形成する工程と、柱状半導体層上部にコンタクト孔を形成し、柱状半導体層上部側壁に金属サイドウォールを形成し、第３の金属を堆積することにより、金属サイドウォール上部と柱状半導体層上部を接続するコンタクトを形成する工程とを有することにより、上記課題を解決する。

Abstract translation: 本发明的目的在于提供一种SGT的制造方法，其具有通过功函数使柱状半导体层的上部作为n型半导体层或p型半导体层的结构 所述制造方法是其中使用两个掩模来形成鳍状半导体层，柱状半导体层，栅电极和栅极布线的栅极最后工艺; 以及作为制造方法的结果获得的SGT结构。 上述问题通过包括：在半导体衬底上形成鳍状半导体层并在其周围形成第一绝缘膜的步骤; 形成第一伪栅极的步骤; 形成第二伪栅极的步骤; 形成包括绝缘膜的侧壁的步骤，形成扩散层，并且在扩散层上形成金属和半导体的化合物; 形成栅电极和栅极布线的步骤; 以及通过在柱状半导体层的上部形成接触孔而形成连接金属侧壁的上部与柱状半导体层的上部的接触的步骤，在柱状半导体层的上部形成接触孔，在 柱状半导体层的上部的侧壁，并且沉积第三金属。

公开(公告)号：WO2014159160A1

公开(公告)日：2014-10-02

申请号：PCT/US2014/022263

申请日：2014-03-10

Applicant: QUALCOMM INCORPORATED

Inventor： YANG, Bin ,  LI, Xia ,  CHIDAMBARAM, Pr

IPC: H01L21/8238 ,  H01L21/765 ,  H01L27/02

CPC classification number: H01L29/6681 ,  H01L21/7624 ,  H01L21/765 ,  H01L21/823842 ,  H01L21/823878 ,  H01L27/0207 ,  H01L29/785

Abstract: Embodiments disclosed in the detailed description include metal oxide semiconductor (MOS) isolation schemes with continuous active areas separated by dummy gates. A MOS device includes an active area formed from a material with a work function that is described as either an n-metal or a p-metal. Active components are formed on this active area using materials having a similar work function. Isolation is effectuated by positioning a dummy gate between the active components. The dummy gate is made from a material having an opposite work function relative to the material of the active area. For example, if the active area was a p-metal material, the dummy gate would be made from an n-metal, and vice versa.

Abstract translation: 在详细描述中公开的实施例包括具有由伪栅极分开的连续有效区域的金属氧化物半导体（MOS）隔离方案。 MOS器件包括由具有作为n金属或p金属的功函数的材料形成的有源区域。 使用具有类似功函数的材料在该有效区域上形成活性组分。 通过在有源部件之间定位一个虚拟栅极来实现隔离。 虚拟门由相对于有源区的材料具有相反功函数的材料制成。 例如，如果有源区域是p金属材料，则虚拟栅极将由n金属制成，反之亦然。

公开(公告)号：WO2014082336A1

公开(公告)日：2014-06-05

申请号：PCT/CN2012/086128

申请日：2012-12-07

Applicant: 中国科学院微电子研究所

Inventor： 朱慧珑 ,  徐秋霞 ,  张严波 ,  杨红

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/42372 ,  H01L21/2652 ,  H01L21/28088 ,  H01L21/28176 ,  H01L21/28185 ,  H01L21/823821 ,  H01L21/823842 ,  H01L27/0924 ,  H01L29/1083 ,  H01L29/45 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66537 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/6681 ,  H01L29/78 ,  H01L29/785 ,  H01L29/7851

Abstract: 公开了一种半导体器件及其制造方法。半导体器件的制造方法包括：在半导体衬底上形成半导体鳍片；在半导体鳍片的顶部表面和侧壁上形成界面氧化物层；在界面氧化物层上形成高K栅介质；在高K栅介质上形成第一金属栅层；通过共形掺杂在第一金属栅层中注入掺杂剂；以及进行退火以使掺杂剂扩散并聚积在高K栅介质与第一金属栅层之间的上界面和高K栅介质与界面氧化物之间的下界面处，并且在高K栅介质与界面氧化物之间的下界面处通过界面反应产生电偶极子。

公开(公告)号：WO2014081569A1

公开(公告)日：2014-05-30

申请号：PCT/US2013/068633

申请日：2013-11-06

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION

Inventor： CHENG, Kangguo ,  HARAN, Balasubramanian, S. ,  KHAKIFIROOZ, Ali ,  PONOTH, Shom ,  STANDAERT, Theodorus ,  YAMASHITA, Tenko

IPC: H01L21/336

CPC classification number: H01L29/0692 ,  H01L21/823431 ,  H01L21/845 ,  H01L27/0886 ,  H01L27/1211 ,  H01L29/66545 ,  H01L29/6681 ,  H01L29/785

Abstract: A method for fabricating a field effect transistor (FET) device includes forming a plurality of semiconductor fins (302) on a substrate (202), removing a semiconductor fin of the plurality of semiconductor fins from a portion of the substrate, forming an isolation fin (1002) that includes a dielectric material (902) on the substrate on the portion of the substrate, and forming a gate stack (1701) over the plurality of semiconductor fins (302) and the isolation fin (1002).

Abstract translation: 一种用于制造场效应晶体管（FET）器件的方法，包括在衬底（202）上形成多个半导体鳍片（302），从衬底的一部分去除多个半导体鳍片的半导体鳍片，形成隔离鳍片 （1002），其在所述衬底的所述衬底的所述部分上包括电介质材料（902），并且在所述多个半导体鳍片（302）和所述隔离鳍片（1002）上形成栅叠层（1701）。

公开(公告)号：WO2014071665A1

公开(公告)日：2014-05-15

申请号：PCT/CN2012/085817

申请日：2012-12-04

Applicant: 中国科学院微电子研究所

Inventor： 朱慧珑 ,  许淼 ,  梁擎擎 ,  尹海洲

IPC: H01L21/336

CPC classification number: H01L29/7851 ,  H01L21/02274 ,  H01L21/02381 ,  H01L21/02488 ,  H01L21/02532 ,  H01L21/0257 ,  H01L21/26513 ,  H01L21/30604 ,  H01L21/308 ,  H01L21/76224 ,  H01L21/823431 ,  H01L21/823481 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/0886 ,  H01L27/0924 ,  H01L27/1211 ,  H01L29/0653 ,  H01L29/1083 ,  H01L29/161 ,  H01L29/165 ,  H01L29/6681 ,  H01L29/7848

Abstract: 提供一种半导体器件及其制造方法。该方法包括：在衬底（1000）上依次形成第一半导体层（1002）和第二半导体层（1004）；对第二半导体层、第一半导体层进行构图，以形成鳍；在衬底上形成隔离层（1014），该隔离层露出第一半导体层的一部分；向鳍下方的衬底进行离子注入，以形成穿通阻挡部（1038），在隔离层上形成横跨鳍的栅堆叠；以栅堆叠为掩模，选择性刻蚀第二半导体层，以露出第一半导体层；选择性刻蚀第一半导体层，以在第二半导体层下方形成空隙；在衬底上形成第三半导体层（1034），用以形成源/漏区。

公开(公告)号：WO2014004012A2

公开(公告)日：2014-01-03

申请号：PCT/US2013/044363

申请日：2013-06-05

Applicant: INTEL CORPORATION (a corporation of Delaware)

Inventor： HAFEZ, Walid M. ,  YEH, Jeng-Ya D. ,  TSAI, Curtis ,  PARK, Joodong ,  JAN, Chia-Hong ,  BHIMARASETTI, Gopinath

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/1211 ,  H01L21/02164 ,  H01L21/0228 ,  H01L21/02532 ,  H01L21/02598 ,  H01L21/28158 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823462 ,  H01L21/823468 ,  H01L21/845 ,  H01L29/42356 ,  H01L29/51 ,  H01L29/513 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/6681

Abstract: High voltage three-dimensional devices having dielectric liners and methods of forming high voltage three-dimensional devices having dielectric liners are described. For example, a semiconductor structure includes a first fin active region and a second fin active region disposed above a substrate. A first gate structure is disposed above a top surface of, and along sidewalls of, the first fin active region. The first gate structure includes a first gate dielectric, a first gate electrode, and first spacers. The first gate dielectric is composed of a first dielectric layer disposed on the first fin active region and along sidewalls of the first spacers, and a second, different, dielectric layer disposed on the first dielectric layer and along sidewalls of the first spacers. The semiconductor structure also includes a second gate structure disposed above a top surface of, and along sidewalls of, the second fin active region. The second gate structure includes a second gate dielectric, a second gate electrode, and second spacers. The second gate dielectric is composed of the second dielectric layer disposed on the second fin active region and along sidewalls of the second spacers.

Abstract translation: 描述了具有电介质衬里的高电压三维器件和形成具有电介质衬里的高电压三维器件的方法。 例如，半导体结构包括设置在衬底上的第一鳍状有源区和第二鳍状有源区。 第一栅极结构设置在第一鳍状件有源区的顶表面上方并且沿着第一鳍状件有源区的侧壁。 第一栅极结构包括第一栅极电介质，第一栅极电极和第一间隔物。 第一栅极电介质由布置在第一鳍状有源区上并且沿着第一隔离物的侧壁的第一电介质层以及布置在第一电介质层上并且沿着第一隔离物的侧壁布置的不同的第二电介质层组成。 该半导体结构还包括第二栅极结构，该第二栅极结构设置在第二鳍状有源区的顶表面上方并且沿着第二鳍状有源区的侧壁。 第二栅极结构包括第二栅极电介质，第二栅极电极和第二间隔物。 第二栅极电介质由设置在第二鳍状有源区上并且沿着第二隔离物的侧壁的第二电介质层构成。

公开(公告)号：WO2018057297A1

公开(公告)日：2018-03-29

申请号：PCT/US2017/050356

申请日：2017-09-06

Applicant: QUALCOMM INCORPORATED

Inventor： GOKTEPELI, Sinan

IPC: H01L29/66

CPC classification number: H01L21/3065 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02538 ,  H01L21/02639 ,  H01L21/3081 ,  H01L21/76224 ,  H01L29/20 ,  H01L29/66795 ,  H01L29/6681 ,  H01L29/785

Abstract: A semiconductor having a first lattice constant is deposited on an exposed sidewall of a relatively small group IV semiconductor substrate fin having a second lattice constant that does not equal the first lattice constant to form a semiconductor fin without any crystal defects resulting from a lattice mismatch between the first lattice constant and the second lattice constant.

Abstract translation: 在具有不等于第一晶格常数的第二晶格常数的相对较小IV族半导体衬底鳍的暴露侧壁上沉积具有第一晶格常数的半导体以形成没有任何晶格常数的半导体鳍 由第一晶格常数和第二晶格常数之间的晶格失配导致的晶体缺陷。

公开(公告)号：WO2016209285A1

公开(公告)日：2016-12-29

申请号：PCT/US2015/038105

申请日：2015-06-26

Applicant: INTEL CORPORATION ,  MOHAPATRA, Chandra S. ,  MURTHY, Anand S. ,  GLASS, Glenn A. ,  RACHMADY, Willy ,  DEWEY, Gilbert ,  KAVALIEROS, Jack T. ,  GHANI, Tahir ,  METZ, Matthew V.

Inventor： MOHAPATRA, Chandra S. ,  MURTHY, Anand S. ,  GLASS, Glenn A. ,  RACHMADY, Willy ,  DEWEY, Gilbert ,  KAVALIEROS, Jack T. ,  GHANI, Tahir ,  METZ, Matthew V.

IPC: H01L21/762 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66522 ,  H01L21/30612 ,  H01L21/762 ,  H01L29/0653 ,  H01L29/0673 ,  H01L29/42392 ,  H01L29/66469 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/66553 ,  H01L29/66742 ,  H01L29/6681 ,  H01L29/775 ,  H01L29/78 ,  H01L29/7853 ,  H01L29/78681 ,  H01L29/78696

Abstract: A non-planar gate all-around device and method of fabrication thereby are described. In one embodiment, a multi-layer stack is formed by selectively depositing the entire epi-stack in an STI trench. The channel layer is grown pseudomorphically over a buffer layer. A cap layer is grown on top of the channel layer. In an embodiment, the height of the STI layer remains higher than the channel layer until the formation of the gate. A gate dielectric layer is formed on and all-around each channel nanowire. A gate electrode is formed on the gate dielectric layer and surrounding the channel nanowire.

Abstract translation: 描述了非平面栅极全面器件及其制造方法。 在一个实施例中，通过在STI沟槽中选择性地沉积整个外延堆叠来形成多层堆叠。 通道层在缓冲层上伪造生长。 覆盖层生长在沟道层的顶部。 在一个实施例中，STI层的高度保持高于沟道层直到形成栅极。 在每个通道纳米线上形成栅极电介质层。 栅电极形成在栅介质层上并且围绕沟道纳米线。