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公开(公告)号：CN102147820A
公开(公告)日：2011-08-10
申请号：CN201010546487.5
申请日：2010-11-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081
Abstract: 本发明涉及一种分解集成电路布局的方法以及储存有多个计算机指令的计算机可读取媒体。本发明的各种实施例提供确保集成电路的布局是可分开的。在一方法实施例中，在具有一布局库的一客户场所产生一布局以作为输入，其中布局库提供已确认为可分开的且能够使用的示例性布局，和可避免导致冲突的布局。本发明的实施例亦提供一实时奇循环(real-time odd cycle)检查器，其中在布局产生期间，该检查器在冲突区域和奇循环出现时，实时将它们识别出来。为了减少内存的使用，可以分开各种装置的布局，以针对冲突来检查每一单独的布局或少数布局，而不是整个应用电路的一个大的布局。一旦在客户场所准备好布局，它就被发送到制造场所分解成二光罩并流片完成(taped-out)。本发明亦有揭露其它实施例。
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公开(公告)号：CN100375249C
公开(公告)日：2008-03-12
申请号：CN200510125252.8
申请日：2005-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/31 , H01L21/311 , H01L21/306 , H01L21/768 , H01L21/00
CPC classification number: H01L21/76808 , H01L21/02126 , H01L21/02164 , H01L21/312 , H01L23/5329 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种填充开口、介层洞开口与沟槽的方法，具体涉及一种等向性扩散填充方法，对一结构进行热流处理，此结构包括光致抗蚀剂层与热流材料层，以于其间产生一交联层，以减少疏-密介层洞图案区间的阶层高度差，以使随后的沟槽工艺最佳化且减化工艺步骤。
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公开(公告)号：CN1790627A
公开(公告)日：2006-06-21
申请号：CN200510125252.8
申请日：2005-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/31 , H01L21/311 , H01L21/306 , H01L21/768 , H01L21/00
CPC classification number: H01L21/76808 , H01L21/02126 , H01L21/02164 , H01L21/312 , H01L23/5329 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种填充开口、介层开口与沟槽的方法，具体涉及一种等向性扩散填充方法，对一结构进行热流处理，此结构包括光致抗蚀剂层与热流材料层，以于其间产生一交联层，以减少疏－密介层图案区间的阶层高度差，以使随后的沟槽制程最佳化且减化制程步骤。
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公开(公告)号：CN109427552B
公开(公告)日：2023-05-23
申请号：CN201711131821.9
申请日：2017-11-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/033
Abstract: 本公开一些实施例提供半导体装置的形成方法，包括提供基板以及基板上的图案化层，其中基板包含多个结构以接受处理工艺；形成至少一开口于图案化层中，其中结构部分地露出于至少一开口中；进行方向性蚀刻，使至少一开口于第一方向中的尺寸扩大，以形成至少一扩大的开口；以及经由至少一扩大的开口对结构进行处理工艺。
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公开(公告)号：CN108231549B
公开(公告)日：2021-10-26
申请号：CN201710673891.0
申请日：2017-08-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/033
Abstract: 一种半导体制造方法，包括：提供基板，且于基板上提供图案层；于图案层中形成孔洞；沿着第一方向施加第一定向蚀刻至孔洞的内侧壁；以及沿着第二方向施加第二定向蚀刻至孔洞的内侧壁，其中第二方向与第一方向不同。
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Patent Agency Ranking
公开(公告)号：CN110970292A
公开(公告)日：2020-04-07
申请号：CN201910864853.2
申请日：2019-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/033
Abstract: 一种定义图案的方法包括在多层硬遮罩的第一层内形成多个切口形状及多个第一开口，以暴露第二层的第一部分。通过将蚀刻速率改变的物质布植在多个切口形状的部分中来形成多个蚀刻终止层。在切口形状处定向地蚀刻此第一层以使得蚀刻终止层得以保留。在此第一层及此些第一部分上形成间隔物层。在此间隔物层内形成多个第二开口以暴露此第二层的第二部分。定向地蚀刻此间隔物层以自蚀刻终止层的侧壁移除此间隔物层。蚀刻此第二层的经由第一开口及第二开口暴露的部分。
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公开(公告)号：CN109786226A
公开(公告)日：2019-05-21
申请号：CN201811360328.9
申请日：2018-11-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/033
Abstract: 半导体装置的形成方法包括以光刻与蚀刻步骤形成第一硬遮罩于基板上的下方层上；形成多个侧壁间隔物图案，其具有第一侧壁部分与第二侧壁部分于第一硬遮罩的两侧侧壁上；蚀刻第一侧壁部分、蚀刻第一硬遮罩、与保留第二侧壁部分以桥接蚀刻的第一硬遮罩的间隙；以及采用第二硬遮罩，并对下方层进行工艺。
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公开(公告)号：CN106206412B
公开(公告)日：2019-04-23
申请号：CN201510299027.X
申请日：2015-06-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本发明提供了半导体器件制造的方法，其包括提供具有多个沟槽的衬底，多个沟槽设置在形成于衬底上方的介电层中。包括多个开口的通孔图案可限定在衬底上方。间隔件材料层形成在至少一个沟槽的侧壁上。使用通孔图案和间隔件材料层作为掩模元件可在介电层中蚀刻通孔洞。本发明的实施例还涉及形成半导体器件的互连结构的方法。
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公开(公告)号：CN105977201B
公开(公告)日：2019-04-16
申请号：CN201510859578.7
申请日：2015-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本公开提供一种半导体装置的制造方法。此方法包含形成一材料层于一基底之上；形成一第一硬掩膜层于材料层之上；沿着一第一方向，形成一第一沟槽于第一硬掩膜层中。此方法亦包含:沿着第一沟槽的侧壁形成一第一间隔物；通过第一间隔物防护第一沟槽，于第一硬掩膜层中形成平行于第一沟槽的一第二沟槽。此方法亦包含:蚀刻材料层穿过第一沟槽及第二沟槽；移除第一硬掩膜层及第一间隔物；形成第二硬掩膜层于材料层之上；形成一第三沟槽于第二硬掩膜层中。第三沟槽沿着垂直于第一方向之一第二方向延伸，且与第一沟槽重叠。此方法亦包含:蚀刻材料层穿过第三沟槽。本公开可减少圆角角落变形，可减少线末端短缩变形且可克服失准。
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公开(公告)号：CN105719957B
公开(公告)日：2019-04-02
申请号：CN201510960940.X
申请日：2015-12-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/033 , H01L21/311 , H01L21/4757
Abstract: 提供了图案化诸如集成电路工件的工件的技术。在示例性的实施例中，所述方法包括接收指定将在工件上形成的多个部件的数据集。基于多个部件的第一组部件实施工件的硬掩模的第一图案化，并将第一间隔件材料沉积在图案化硬掩模的侧壁上。基于第二组部件实施第二图案化，并将第二间隔件材料沉积在第一间隔件材料的侧壁上。基于第三组部件实施第三图案化。使用由图案化的硬掩模层、第一间隔件材料或第二间隔件材料中的至少一个的剩余部分限定的图案选择性加工工件的部分。本发明实施例涉及用于通过线端缩减切割部件的光刻技术。
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