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公开(公告)号：CN102254899B
公开(公告)日：2014-05-14
申请号：CN201010527199.5
申请日：2010-10-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544 , H01L29/78 , H01L21/336 , H01L21/265
CPC classification number: H01L27/088 , H01L21/823418 , H01L21/823456 , H01L21/823493 , H01L29/4916 , H01L29/51 , H01L29/66545 , H01L29/66575 , H01L29/6659
Abstract: 本发明提供一种具有对准标记的半导体结构及其形成方法。在一实施例的半导体结构中，多个栅极堆叠形成于半导体基板上并构成对准标记。多个掺杂结构形成于半导体基板中并位于每一栅极堆叠的两侧。多个通道区位于栅极堆叠下方，且通道区不具有任何通道掺质。
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公开(公告)号：CN115768106A
公开(公告)日：2023-03-07
申请号：CN202211650130.0
申请日：2019-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B10/00
Abstract: 本发明的实施例提供了一种制造静态随机存取存储结构的方法，包括：接收工件包括：第一鳍，设置在n型阱上方且沿着第一方向延伸，第二鳍和第三鳍，设置在p型阱上方且沿第一方向延伸，隔离部件，设置在第一鳍和第二鳍之间，第一、第二、第三和第四栅极结构，跨越第一鳍、第二鳍、第三鳍和隔离部件并且沿第二方向延伸；层间介电层设置在第一、第二、第三和第四栅极结构中的相邻栅极结构之间；在第一、第二、第三和第四栅极结构上方形成图案化掩模；使用图案化掩模作为蚀刻掩模执行第一蚀刻工艺以形成终止于隔离部件的顶表面的沟槽；执行第二蚀刻工艺以使沟槽完全延伸穿过隔离部件以形成延伸的沟槽；以及在延伸的沟槽中沉积带负电的介电材料。
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公开(公告)号：CN110197828B
公开(公告)日：2021-08-24
申请号：CN201810584603.9
申请日：2018-06-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本发明的实施例提供了半导体器件及其形成方法。半导体器件包括第一和第二晶体管，第一和第二晶体管每个均具有设置在相应的晶体管的沟道区域上方的高k金属栅极。半导体器件还包括与相应的高k金属栅极的端部物理接触的第一和第二介电部件。第一和第二晶体管具有相同的导电类型。两个高k金属栅极具有相同数量的材料层。第一晶体管的阈值电压与第二晶体管的阈值电压不同，并且以下至少一个是正确的：两个高k金属栅极具有不同的宽度，第一和第二介电部件具有与两个晶体管的相应的沟道区域不同的距离，以及第一和第二介电部件具有不同的尺寸。
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公开(公告)号：CN113130313A
公开(公告)日：2021-07-16
申请号：CN202011622803.2
申请日：2020-12-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L21/306
Abstract: 本发明实施例涉及半导体装置的形成方法，说明具有可调栅极高度与有效电容的装置的制作方法。方法包括形成第一金属栅极堆叠于半导体基板的虚置区中，且第一金属栅极堆叠包括第一功函数金属层；形成第二金属栅极堆叠于半导体基板的主动装置区中，第二金属栅极堆叠包括第二功函数金属层，且第一功函数金属层与第二功函数金属层不同；以及采用含电荷的多个研磨纳米颗粒的研磨液进行化学机械研磨制程。含电荷的研磨纳米颗粒在主动装置区中的第一浓度与在虚置区中的第二浓度不同，造成主动装置区与虚置区中的研磨速率不同。化学机械研磨制程之后的第一金属栅极堆叠具有第一高度而第二金属栅极堆叠具有第二高度，且第一高度与第二高度不同。
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公开(公告)号：CN110197828A
公开(公告)日：2019-09-03
申请号：CN201810584603.9
申请日：2018-06-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本发明的实施例提供了半导体器件及其形成方法。半导体器件包括第一和第二晶体管，第一和第二晶体管每个均具有设置在相应的晶体管的沟道区域上方的高k金属栅极。半导体器件还包括与相应的高k金属栅极的端部物理接触的第一和第二介电部件。第一和第二晶体管具有相同的导电类型。两个高k金属栅极具有相同数量的材料层。第一晶体管的阈值电压与第二晶体管的阈值电压不同，并且以下至少一个是正确的：两个高k金属栅极具有不同的宽度，第一和第二介电部件具有与两个晶体管的相应的沟道区域不同的距离，以及第一和第二介电部件具有不同的尺寸。
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Patent Agency Ranking
公开(公告)号：CN109860117A
公开(公告)日：2019-06-07
申请号：CN201810385047.2
申请日：2018-04-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/11 , H01L27/092
Abstract: 该方法包括提供具有衬底以及第一鳍和第二鳍的结构，第一鳍和第二鳍位于衬底上方并且通常沿着第一方向纵向定向；在第一鳍和第二鳍上方外延生长半导体源极/漏极(S/D)部件，其中，位于第一鳍上方的第一半导体S/D部件与位于第二鳍上方的第二半导体S/D部件合并；以及对第一鳍和第二鳍之间的区实施第一蚀刻工艺，其中，第一蚀刻工艺将第一半导体S/D部件和第二半导体S/D部件分隔开。本发明的实施例还涉及用于减小晶体管间隔的切割金属栅极工艺。
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公开(公告)号：CN102254899A
公开(公告)日：2011-11-23
申请号：CN201010527199.5
申请日：2010-10-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544 , H01L29/78 , H01L21/336 , H01L21/265
CPC classification number: H01L27/088 , H01L21/823418 , H01L21/823456 , H01L21/823493 , H01L29/4916 , H01L29/51 , H01L29/66545 , H01L29/66575 , H01L29/6659
Abstract: 本发明提供一种具有对准标记的半导体结构及其形成方法。在一实施例的半导体结构中，多个栅极堆叠形成于半导体基板上并构成对准标记。多个掺杂结构形成于半导体基板中并位于每一栅极堆叠的两侧。多个通道区位于栅极堆叠下方，且通道区不具有任何通道掺质。
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公开(公告)号：CN113013159B
公开(公告)日：2025-01-14
申请号：CN202011298209.2
申请日：2020-11-19
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本文描述的实施例针对用于减轻由图案化的栅极结构产生的边缘电容的方法。该方法包括在设置在基板上的鳍结构上形成栅极结构；在栅极结构中形成开口以将栅极结构划分为第一部分和第二部分，其中第一部分和第二部分通过开口间隔开。该方法还包括在开口中形成填充结构，其中形成填充结构包括在开口中沉积氮化硅衬垫以覆盖开口的侧壁表面，以及在氮化硅衬垫上沉积氧化硅。本申请的实施例还包括一种半导体结构。
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公开(公告)号：CN119108348A
公开(公告)日：2024-12-10
申请号：CN202411125337.5
申请日：2024-08-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 提供了半导体结构及其制造方法。根据本公开实施例的方法包括：接收工件，工件包括位于衬底上方并且具有与第二半导体层交错的第一半导体层的有源区域以及位于有源区域的沟道区域上方的伪栅极堆叠件；蚀刻有源区域的源极/漏极区域以形成暴露有源区域的侧壁的源极/漏极沟槽；选择性并且部分地蚀刻第二半导体层以形成内部间隔件凹槽；在内部间隔件凹槽中形成内部间隔件部件；在第一半导体层的暴露侧壁上形成沟道延伸部件；在源极/漏极沟槽上方形成源极/漏极部件；去除伪栅极堆叠件；选择性去除第二半导体层以在沟道区域中形成纳米结构；以及形成栅极结构以包裹纳米结构的每个。沟道延伸部件包括未掺杂的硅。
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公开(公告)号：CN109801914B
公开(公告)日：2022-06-03
申请号：CN201810385034.5
申请日：2018-04-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 一种器件，包括衬底；半导体鳍，从衬底延伸；隔离结构，位于衬底上方并且横向位于半导体鳍之间；衬垫层，位于半导体鳍的侧壁和所述隔离结构之间；以及蚀刻停止层，位于衬底和隔离结构之间并且横向位于半导体鳍之间。蚀刻停止层包括与隔离结构和衬垫层的材料不同的材料。本发明的实施例还涉及衬底和隔离结构之间的蚀刻停止层。
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