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公开(公告)号：CN115877652A
公开(公告)日：2023-03-31
申请号：CN202211467593.3
申请日：2022-11-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种制造半导体器件的方法，包括在底层上方形成第一色调抗蚀剂层。第一色调抗蚀剂层经图案化以形成第一图案而暴露一部分底层。第一图案延伸至底层内，并去除第一色调抗蚀剂层。第二色调抗蚀剂层形成在底层上方，其中第二色调与第一色调相反。第二色调抗蚀剂层经图案化以形成第二图案而暴露另一部分底层。第二图案延伸至底层内，并去除第二色调抗蚀剂层。
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公开(公告)号：CN115524931A
公开(公告)日：2022-12-27
申请号：CN202210172854.2
申请日：2022-02-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
Abstract: 一种镜面结构及微影系统的方法，镜面结构包括一绝缘层及设置于该绝缘层上的一第一导电层。该第一导电层包括设置于该绝缘层上的一第一非导电膜。该第一非导电膜包括一或多个第一导电段。该镜面结构亦包括设置于该第一导电层上的一反射层及设置于该反射层上的一电光层。该镜面结构进一步包括设置于该电光层上的一第二导电层。该第二导电层包括设置于该电光层上的一第二非导电膜。该第二非导电膜包括一或多个第二导电段。
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公开(公告)号：CN115312375A
公开(公告)日：2022-11-08
申请号：CN202210243980.2
申请日：2022-03-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/768 , H01L23/528
Abstract: 本公开总体涉及使用非垂直工艺方案来减小布局尺寸的系统和方法。半导体处理系统包括布局数据库，该布局数据库存储指示要形成在晶圆中的特征的多个布局。半导体处理系统包括布局分析器，该布局分析器分析布局，并且针对每个布局确定非垂直粒子轰击工艺是否应当与光刻工艺结合使用以在晶圆中形成布局的特征。
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公开(公告)号：CN110647009B
公开(公告)日：2022-10-21
申请号：CN201910566208.2
申请日：2019-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/76 , G03F7/20 , H01L21/027
Abstract: 一种使用光罩的图案形成方法、光罩及其制造方法。用于制造半导体元件的光罩包含沿第一方向延伸的第一图案、沿第一方向延伸且对齐第一图案的第二图案、以及沿第一方向延伸的次解析度图案。次解析度图案设置于第一图案的端部与第二图案的端部之间。第一图案的宽度与第二图案的宽度彼此相等，并且第一图案与第二图案用于半导体元件内的各别电路元件。
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公开(公告)号：CN109782528B
公开(公告)日：2022-06-28
申请号：CN201811334345.5
申请日：2018-11-09
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/36
Abstract: 本文提供了用于执行光学邻近修正和用于形成光掩模的技术的各个实例。在一些实例中，接收布局，布局包括要在光掩模上形成的形状。确定用于形状的多个目标光刻轮廓，多个目标光刻轮廓包括用于第一组工艺条件的第一目标轮廓和用于第二组工艺条件的与第一目标轮廓不同的第二目标轮廓。执行布局的光刻模拟以在第一组工艺条件下产生第一模拟轮廓，并且在第二组工艺条件下产生第二模拟轮廓。基于第一模拟轮廓和第一目标轮廓之间以及第二模拟轮廓和第二目标轮廓之间的边缘放置误差确定对布局的修改。本发明的实施例还涉及光学邻近修正和光掩模。
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Patent Agency Ranking
公开(公告)号：CN110647009A
公开(公告)日：2020-01-03
申请号：CN201910566208.2
申请日：2019-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/76 , G03F7/20 , H01L21/027
Abstract: 一种使用光罩的图案形成方法、光罩及其制造方法。用于制造半导体元件的光罩包含沿第一方向延伸的第一图案、沿第一方向延伸且对齐第一图案的第二图案、以及沿第一方向延伸的次解析度图案。次解析度图案设置于第一图案的端部与第二图案的端部之间。第一图案的宽度与第二图案的宽度彼此相等，并且第一图案与第二图案用于半导体元件内的各别电路元件。
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公开(公告)号：CN109920788A
公开(公告)日：2019-06-21
申请号：CN201811112150.6
申请日：2018-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种集成电路包括位于衬底中的有源区组、第一组导电结构、浅沟槽隔离(STI)区、栅极组和第一组通孔。有源区组在第一方向上延伸并且位于第一层级上。第一组导电结构和STI区至少在第一方向或第二方向上延伸、位于第一层级上、并且位于有源区组之间。STI区位于有源区组与第一组导电结构之间。栅极组在第二方向上延伸并与第一组导电结构重叠。第一组通孔将第一组导电结构连接至栅极组。本发明的实施例还提供了集成电路的形成方法。
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公开(公告)号：CN108227395A
公开(公告)日：2018-06-29
申请号：CN201710998726.2
申请日：2017-10-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
CPC classification number: G03F7/2059 , G03F7/70425 , G03F7/70558 , G03F7/70625
Abstract: 本公开实施例提供了一种增强图像对比度的方法，用于增强光刻可印刷性，尤其是增强图像对比度的系统与方法。此方法包括接收集成电路(IC)设计布局且根据此集成电路设计布局来产生曝光图。IC设计布局包括将形成于工件的目标图案，且曝光图包括曝光网格，而此曝光网格划分为组合以形成目标图案的多个暗像素和多个亮像素。此方法还包括调整曝光图以增加在目标图案的多个边缘上的曝光剂量。在一些实施例中，调整步骤包括在曝光图中定位目标图案的边缘部分，其中，边缘部分具有一对应的亮像素；以及将来自至少一暗像素的曝光剂量分配给上述对应的亮像素，藉此产生修改的曝光图。
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公开(公告)号：CN103853870A
公开(公告)日：2014-06-11
申请号：CN201310435219.X
申请日：2013-09-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F17/5068 , G06F2217/12 , H01L23/544 , H01L27/0207 , H01L2223/54426 , H01L2223/54433 , H01L2223/54453 , H01L2924/0002 , Y02P90/265 , H01L2924/00
Abstract: 本发明公开了一种以区分多个图案的方式设计填充有多个不可区分的伪部件因而具有多个相似图案的IC设计布局的方法，并因此设计IC设计布局。为区分布局中的每一图案，在设计阶段创建伪部件的同时，将在尺寸和/或位置偏离一些预定的均衡值的偏差编码进每一图案中选定的伪部件组。通过识别这些编码的伪部件以及从例如晶圆或光掩模的SEM图像提供的图像信息中测量偏差，可以在IC设计布局中定位相应的图案。为了从给定的图案中更快更易地识别编码的伪部件，可以使用预确定的锚伪部件组。本发明还公开了一种可识别的具有编码信息的IC图案。
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公开(公告)号：CN101047109B
公开(公告)日：2010-05-26
申请号：CN200710086947.9
申请日：2007-03-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/00 , H01L21/3213 , H01L21/28 , H01L21/768 , H01L21/66 , G03F1/00 , G03F1/14
Abstract: 本发明是有关于一种使用频谱检测的关键尺寸控制方法。本发明揭露一种图案化一基材的方法，至少包括形成一材料层于基材上；进行一第一蚀刻步骤于材料层上，以形成一图案；使用一光学频谱量测工具，量测材料层的图案：判别量测步骤是否指出第一蚀刻步骤达到一预先定义结果；以及若未达到预先定义结果，则产生一蚀刻配方，并利用此蚀刻配方，对材料层进行一第二蚀刻步骤。本发明使用光学关键尺寸量测工具，可以在一蚀刻制程后，量测图案化特征的关键尺寸与轮廓，并调整此蚀刻制程及/或其他蚀刻制程的蚀刻配方，非常适于实用。
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