公开(公告)号：CN105097470A

公开(公告)日：2015-11-25

申请号：CN201410507439.3

申请日：2014-09-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈志良 ,  赖志明 ,  萧锦涛 ,  刘如淦 ,  沈孟弘 ,  刘俊宏 ,  宋淑惠 ,  杨超源

IPC: H01L21/28 ,  H01L21/336 ,  H01L21/768 ,  H01L23/48 ,  H01L29/78

CPC classification number: H01L23/5226 ,  H01L21/768 ,  H01L21/76819 ,  H01L21/76829 ,  H01L21/76879 ,  H01L21/76895 ,  H01L21/76897 ,  H01L21/823418 ,  H01L21/823437 ,  H01L21/823475 ,  H01L23/48 ,  H01L23/5283 ,  H01L23/5329 ,  H01L23/535 ,  H01L27/088 ,  H01L29/401 ,  H01L29/42364 ,  H01L29/456 ,  H01L29/665 ,  H01L29/66583 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了一种半导体器件及其形成方法。该半导体器件包括：衬底，具有源极/漏极区域以及位于源极/漏极区域之间的沟道区域；栅极结构，位于衬底上方并邻近沟道区域；源极/漏极接触件，位于源极/漏极区域上方并且电连接至源极/漏极区域；以及位于所述源极/漏极接触件上方的接触件保护层。栅极结构包括栅极堆叠件和间隔件。源极/漏极接触件的顶面低于间隔件的顶面，间隔件的顶面与接触件保护层的顶面基本共面。接触件保护层防止在栅极堆叠件上方形成栅极通孔时栅极堆叠件与源极/漏极区域之间产生意外短路。因此，栅极通孔可以形成在栅极堆叠件的任意部分上方，甚至从俯视角度看时，形成在与沟道区域重叠的区域中。

公开(公告)号：CN105047658A

公开(公告)日：2015-11-11

申请号：CN201410770315.4

申请日：2014-12-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 欧宗桦 ,  谢艮轩 ,  张世明 ,  黄文俊 ,  赖志明 ,  刘如淦 ,  高蔡胜

IPC: H01L27/02 ,  H01L21/027

CPC classification number: H01L21/0338 ,  H01L21/0274 ,  H01L21/0335 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/3212 ,  H01L21/32139

Abstract: 本发明提供了一种图案化半导体衬底上方的目标材料层的方法。该方法包括以下步骤：使用第一子布局在目标材料层上方形成多个第一部件，每个第一部件均具有侧壁；形成多个间隔件部件，每个间隔件部件均共形于其中一个第一部件的侧壁并具有间隔件宽度；以及使用第二子布局在目标材料层上方形成多个第二部件。该方法还包括从每个第一部件周围去除多个间隔件部件以及使用多个第一部件和多个第二部件图案化目标材料层的步骤。本文也提供了其他方法和相关联的图案化的半导体晶圆。本发明涉及用于集成电路设计和制造的方法。

公开(公告)号：CN104051328A

公开(公告)日：2014-09-17

申请号：CN201310348994.1

申请日：2013-08-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄彦钧 ,  谢铭峰 ,  赖志明 ,  谢艮轩

IPC: H01L21/768

CPC classification number: H01L21/0332 ,  H01L21/0337 ,  H01L21/3088 ,  H01L21/31144 ,  H01L21/32 ,  H01L21/32139 ,  H01L21/76816 ,  H01L23/53228 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了一种用于半导体制造的图案化方法，包括在半导体衬底上形成具有第一开口的第一图案。然后填充第一开口。在半导体衬底上形成第一部件和第二部件的第二图案，填充后的开口介入其中。然后在填充后的开口、第一部件和第二部件的侧壁上形成间隔件元件。在形成间隔件元件之后，去除构成第一部件和第二部件的材料以形成第二开口和第三开口。将填充后的开口、第二开口和第三开口用作掩模元件来蚀刻衬底的目标层。

公开(公告)号：CN101807219B

公开(公告)日：2013-03-27

申请号：CN200910169436.2

申请日：2009-09-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑英周 ,  赖志明 ,  欧宗桦 ,  董易谕 ,  赵孝蜀 ,  吴旻鸿 ,  侯永清 ,  刘如淦 ,  郑仪侃 ,  辜耀进

IPC: G06F17/50

CPC classification number: G06F17/5036 ,  G06F2217/12 ,  Y02P90/265 ,  Y10T16/2771

Abstract: 一种集成电路(IC)设计方法，包括基于IC器件的IC设计布图和IC制造数据来提供IC布图轮廓；生成有效矩形布图来代表IC布图轮廓；以及利用有效矩形布图来仿真IC器件。

公开(公告)号：CN101308517A

公开(公告)日：2008-11-19

申请号：CN200710102543.4

申请日：2007-05-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑仪侃 ,  赖志明 ,  刘如淦

IPC: G06F17/50

Abstract: 一种检测并校正半导体装置的方法。该方法用以得到布局。该方法包括，将第一热点规则组合应用在整体布线，以产生详细布线；将第二热点规则组合应用在该详细布线，以产生后详细布线；以及将第三热点规则组合应用在该后详细布线，以产生该布局。在其它方法，该方法包括提供电路设计，将第一热点滤除器应用在该电路设计的整体布线中，以产生详细布线；将第二热点滤除器应用在详细布线，以产生后详细布线；以及对该后详细布线执行rip－up以及重新布线，以产生布局。本发明的系统及方法可确认并校正半导体装置的热点，因此，可以降低成本及制造半导体装置的时间。

公开(公告)号：CN110647009B

公开(公告)日：2022-10-21

申请号：CN201910566208.2

申请日：2019-06-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘如淦 ,  林进祥 ,  黄正儀 ,  赖志明 ,  赖建文 ,  谢艮轩 ,  张世明 ,  侯元德

IPC: G03F1/76 ,  G03F7/20 ,  H01L21/027

Abstract: 一种使用光罩的图案形成方法、光罩及其制造方法。用于制造半导体元件的光罩包含沿第一方向延伸的第一图案、沿第一方向延伸且对齐第一图案的第二图案、以及沿第一方向延伸的次解析度图案。次解析度图案设置于第一图案的端部与第二图案的端部之间。第一图案的宽度与第二图案的宽度彼此相等，并且第一图案与第二图案用于半导体元件内的各别电路元件。

公开(公告)号：CN110021664B

公开(公告)日：2022-08-16

申请号：CN201811446592.4

申请日：2018-11-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈志良 ,  赖志明 ,  蔡庆威 ,  杨超源 ,  曾健庭 ,  江国诚 ,  刘如淦 ,  吴伟豪 ,  林义雄 ,  张家豪 ,  周雷峻

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明的实施例描述了非平面半导体器件及其制造方法，非平面半导体器件诸如为具有一个或多个金属轨导体的鳍式场效应晶体管(finFET)。在一些情况下，一个或多个金属轨导体可以电连接至这些非平面半导体器件的栅极、源极和/或漏极区域。在这些情况下，可以利用一个或多个金属轨导体将各个非平面半导体器件的栅极、源极和/或漏极区域电连接至各种非平面半导体器件和/或其它半导体器件的其它栅极、源极和/或漏极区域。然而，在其它情况下，一个或多个金属轨导体可以与这些各个非平面半导体器件的栅极、源极和/或漏极区域隔离。这种隔离防止了一个或多个金属轨导体与这些非平面半导体器件的栅极、源极和/或漏极区域之间的电连接。

公开(公告)号：CN107424958B

公开(公告)日：2021-10-29

申请号：CN201710298768.5

申请日：2017-04-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈志良 ,  赖志明 ,  杨超源 ,  曾晋沅 ,  曾健庭 ,  萧锦涛 ,  刘如淦 ,  林纬良 ,  周雷峻

IPC: H01L21/8234 ,  H01L27/11 ,  H01L27/088

Abstract: 本发明的实施例提供了一种制造包括FinFET的半导体器件的鳍的方法，包括：形成包括半导体衬底和加盖半导体鳍的结构，加盖半导体鳍被组织成至少第一集合和第二集合，第一集合的每个构件包含具有第一蚀刻灵敏度的第一盖，并且第二集合的每个构件包含具有第二蚀刻灵敏度的第二盖，第二蚀刻灵敏度不同于第一蚀刻灵敏度；以及从结构去除消除第一集合的选择构件和第二集合的选择构件。本发明的实施例还提供了一种包括鳍的半导体器件。

公开(公告)号：CN108122984B

公开(公告)日：2020-12-29

申请号：CN201710965516.3

申请日：2017-10-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧锦涛 ,  陈志良 ,  赖志明 ,  杨超源 ,  杨惠婷 ,  高克斌 ,  刘如淦 ,  陈顺利

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/308

Abstract: 本发明的实施例提供了一种用于半导体器件的导体及其制造方法，该方法包括：在基底上形成结构；以及从结构中消除第一组的构件的所选择的部分和第二组的构件的所选择的部分。该结构包括：平行于第一方向布置的覆盖的第一导体；以及平行于覆盖的第一导体布置并且与覆盖的第一导体交织的覆盖的第二导体。覆盖的第一导体组织成至少第一组和第二组。第一组的每个构件均具有第一蚀刻灵敏度的第一盖。第二组的每个构件均具有第二蚀刻灵敏度的第二盖。每个覆盖的第二导体均具有第三蚀刻灵敏度。第一蚀刻灵敏度、第二蚀刻灵敏度和第三蚀刻灵敏度不同。

公开(公告)号：CN109599386B

公开(公告)日：2020-11-20

申请号：CN201811132804.1

申请日：2018-09-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈志良 ,  庄正吉 ,  赖志明 ,  吴佳典 ,  杨超源 ,  杨惠婷 ,  曾健庭 ,  刘如淦 ,  林威呈 ,  周雷峻 ,  赖韦安

IPC: H01L23/528 ,  H01L21/768

Abstract: 本发明描述了一种具有局部互连结构的装置。该装置可包括第一晶体管、第二晶体管、第一互连结构、第二互连结构和第三互连结构。局部互连结构可以耦合至第一晶体管和第二晶体管的栅极端子，并且在与连接至地和电源电压的参考金属线相同的互连层级处进行布线。第一互连结构可以耦合至第一晶体管的源极/漏极端子并且在局部互连结构之上进行布线。第二互连结构可以耦合至第二晶体管的源极/漏极端子并且在局部互连结构之上进行布线。第三互连结构可以在局部互连结构之上并且在与第一互连结构和第二互连结构相同的互连层级处布线。本发明的实施例还提供了局部互连结构、半导体集成电路装置及其制造方法。