公开(公告)号：CN1414560A

公开(公告)日：2003-04-30

申请号：CN02147057.X

申请日：2002-10-25

申请人： 三菱电机株式会社

发明人： 日高秀人

IPC分类号： G11C11/15

CPC分类号： G11C5/063 ,  G11C11/15 ,  G11C11/16

摘要： 周边电路(5)与存储阵列(2)邻接配置，对于存储阵列(2)进行数据读出以及数据写入，用于向周边电路(5)供给动作电压的电源电压布线(PL)以及接地布线(GL)分别供给电源电压(Vcc)以及接地电压(GND)，电源电压布线(PL)以及接地布线(GL)配置成使得由流过电源电压布线(PL)产生的磁场与流过接地布线(GL)的电流产生的磁场在存储阵列(2)中相互抵消。

公开(公告)号：CN1412849A

公开(公告)日：2003-04-23

申请号：CN02108717.2

申请日：2002-03-29

申请人： 株式会社东芝

发明人： 行川敏正

IPC分类号： H01L27/10 ,  G11C11/34

CPC分类号： G11C7/02 ,  G11C5/063 ,  G11C7/1048 ,  G11C7/1051 ,  G11C7/1069 ,  G11C11/4085

摘要： 一种半导体器件，多条布线大体上并行地配置。第1放大器配置在含于上述多条布线中的相邻的2条布线中的一方的布线上。上述第1放大器，配置在把上述一方的布线的规定的距离间等分成大体上1/n(n为大于2的整数)的至少一个位置上。第1放大器由奇数个反相器电路构成。

公开(公告)号：CN1403928A

公开(公告)日：2003-03-19

申请号：CN02131882.4

申请日：2002-09-05

申请人： 尔必达存储器股份有限公司

发明人： 船场诚司 ,  西尾洋二

IPC分类号： G06F13/00 ,  G06F13/38

CPC分类号： G11C7/1048 ,  G11C5/063 ,  G11C7/10 ,  G11C11/4093

摘要： 在有控制器和多个存储单元一起安装在母板上的存储器中，高速操作是依靠抑制反射引起的波形畸变来执行的，因为，当控制器执行关于存储模块上的存储单元的写/读数据时发生信号反射，控制器和存储单元中包括了有源终止器单元。这些有源终止器单元，为了终止存储单元中的这些总线，这些有源终止器单元供数据总线和/或时钟总线用。当要接收数据时，为控制器和存储单元提供的有源终止器单元可进入无源状态。

公开(公告)号：CN1388973A

公开(公告)日：2003-01-01

申请号：CN01802413.0

申请日：2001-08-14

申请人： 高度连接密度公司

发明人： 范智能 ,  艾D·雷 ,  李泽豫

IPC分类号： G11C13/00

CPC分类号： H05K1/144 ,  G11C5/04 ,  G11C5/063

摘要： 本发明是提供一种用于高速度、高执行效能的半导体装置例如存储器装置的低厚度,高密度电子封装;其包括复数个模组,该等模组具有高速,阻抗受控制传输线总线,模组间具有短的互连且可选择性地驱动器线终端器被内建在该等模组之一中,以维持高电气执行效能;较适合的应用包括微处理器的资料总线及存储器总线例如RAMBUS及DDR;在一般印刷电路板上将已封装或未封装的存储器晶片直接附著在该模组上以形成该等存储器模组;也可以包括热控制结构以维持高密度模组在一可靠的操作温度范围内。

公开(公告)号：CN1338756A

公开(公告)日：2002-03-06

申请号：CN01124763.0

申请日：2001-08-02

申请人： 因芬尼昂技术股份公司

发明人： D·戈格尔 ,  H·坎多夫 ,  S·拉默斯

IPC分类号： G11C11/02 ,  G11C7/00

CPC分类号： G11C5/063 ,  G11C11/15 ,  G11C11/16

摘要： 本发明涉及一种对MRAM进行无损耗写入的装置,其中如此地调整位线(BL0,…BL4)或字线上的电压,使得位于所选定的字线(WL)或位线与各位线(BL0,…BL1)或字线之间的存储单元(Z0,…Z4)上的单元电压为最小。

公开(公告)号：CN1021996C

公开(公告)日：1993-09-01

申请号：CN90106625.7

申请日：1990-07-31

申请人： 三星电子株式会社

发明人： 赵秀仁 ,  徐东一 ,  闵东宣 ,  金暎来

IPC分类号： G11C7/02 ,  G11C11/40

CPC分类号： G11C5/063 ,  G11C8/14 ,  H01L23/5222 ,  H01L23/5225 ,  H01L23/528 ,  H01L2924/0002 ,  H01L2924/00

摘要： 一种半导体存储设备，包括多个排成陈列的存储单元、多个字线WL、多个位线BL、和多个连接到各字线的字线驱动器10。各字线每四个一组进行扭曲，使得各线在其整个长度上与其毗邻接线相隔一段距离，且系配置得使各线之间的耦合电容减小。各字线驱动器以这样的方式配置在阵列两边，使得存储设备的布局达到最佳情况。

公开(公告)号：CN109148457A

公开(公告)日：2019-01-04

申请号：CN201810062491.0

申请日：2018-01-23

申请人： 爱思开海力士有限公司

发明人： 崔康植 ,  李凤薰 ,  李承瞮

IPC分类号： H01L27/11524 ,  H01L27/11551 ,  H01L27/1157 ,  H01L27/11578 ,  H01L27/24

CPC分类号： H01L27/11582 ,  G11C5/063 ,  G11C16/0483 ,  H01L27/11521 ,  H01L27/11556 ,  H01L29/42328 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/788 ,  H01L27/11524 ,  H01L27/11551 ,  H01L27/1157 ,  H01L27/11578 ,  H01L27/2436 ,  H01L27/2481

摘要： 半导体器件及其制造方法。一种半导体器件包括第一半导体层、与第一半导体层间隔开并设置在第一半导体层上的第二半导体层、设置在第二半导体层上的栅极层叠结构、设置在第一半导体层和第二半导体层之间的第三半导体层以及穿过栅极层叠结构、第二半导体层和第三半导体层并延伸到第一半导体层中的沟道柱。

公开(公告)号：CN104900257B

公开(公告)日：2018-08-31

申请号：CN201410745285.1

申请日：2014-12-08

申请人： 台湾积体电路制造股份有限公司

发明人： 林子贵 ,  廖宏仁 ,  陈炎辉

IPC分类号： G11C11/413 ,  H01L27/11

CPC分类号： G11C11/419 ,  G11C5/025 ,  G11C5/063 ,  G11C7/1075 ,  G11C7/1096 ,  G11C8/16 ,  G11C11/40 ,  G11C11/412 ,  G11C11/413 ,  G11C11/418 ,  H01L21/768 ,  H01L23/5226 ,  H01L25/0657 ,  H01L25/50 ,  H01L27/0688 ,  H01L27/11 ,  H01L27/1104 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/00

摘要： 本发明提供了一种三维双端口位单元，其通常包括锁存器中设置在第一堆积层上的第一部分，其中，第一部分包括多个第一端口元件。锁存器的第二部分设置在第二堆积层上，第二堆积层使用至少一个通孔与第一堆积层垂直堆叠，其中，第二部分包括多个第二端口元件。本发明还提供了一种形成三维双端口位单元的方法。

公开(公告)号：CN108461097A

公开(公告)日：2018-08-28

申请号：CN201710811379.8

申请日：2017-09-11

申请人： 爱思开海力士有限公司

发明人： 张南海

IPC分类号： G11C5/14

CPC分类号： G11C5/063 ,  G11C5/147 ,  G11C16/30 ,  H01L23/5286

摘要： 一种具有电力网结构的半导体存储器件，其包括：外围电路，其包括分别设置第二区域和第三区域中的第一单元电路块和第二单元电路块，第二区域和第三区域在第一方向上彼此相邻且第一区域位于第二区域和第三区域之间；第一金属层，其设置在外围电路上方；第二金属层，其设置在第一金属层上方；第一电力线，其设置在第一金属层中并且适于将操作电压传送到第一单元电路块；第二电力线，其设置在第一金属层中并适于将操作电压传送到第二单元电路块；和桥接电力线，其设置在第一区域中的第二金属层中，并且沿与第一方向相交的第二方向延伸。

公开(公告)号：CN104425000B

公开(公告)日：2018-08-07

申请号：CN201310690151.X

申请日：2013-12-17

申请人： 森富科技股份有限公司

发明人： 林正隆

IPC分类号： G11C7/18

CPC分类号： G11C5/025 ,  G11C5/06 ,  G11C5/063 ,  H01L25/0655 ,  H01L25/0657 ,  H01L2224/48227 ,  H01L2224/4824

摘要： 种顺序串接式多芯片的内存结构,用以进行1600MHz以上及1600MHz以下的数据传输,其包含有基板;数个以数组方式设置于基板至少面上的内存晶粒,各内存晶粒分别具有控制地址单元;以顺序串接内存晶粒方式连接各控制地址单元的布局线路;设于布局线路端的处理单元;以及设于布局线路端的反射讯号吸收单元。藉此,可利用该顺序串接内存晶粒的布局线路,大幅缩短各内存晶粒与布局线路间的距离,并同时使各控制地址单元间的布局线路缩短,而达到有效缩短线路布局以及简化线路设计的功效。