公开(公告)号：CN101483189B

公开(公告)日：2011-02-09

申请号：CN200910001718.1

申请日：2009-01-06

申请人： 国际商业机器公司

发明人： 托马斯·N·亚当 ,  A·B·查克拉瓦尔蒂 ,  E·C·T·哈雷 ,  J·R·霍尔特

IPC分类号： H01L29/06 ,  H01L29/78 ,  H01L21/00 ,  H01L21/02 ,  H01L21/762 ,  B81B7/02 ,  B81C1/00

CPC分类号： H01L29/66545 ,  H01L21/0237 ,  H01L21/02422 ,  H01L21/02532 ,  H01L21/02592 ,  H01L21/02595 ,  H01L21/0262 ,  H01L21/02636 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/32139 ,  H01L21/76224 ,  H01L29/165 ,  H01L29/41783 ,  H01L29/66553

摘要： 公开了制造在其衬底表面上设置有非外延薄膜的半导体结构的方法和由此形成的半导体结构。该方法提供了无定形和/或多晶材料的选择性非外延生长(SNEG)或沉积以在其表面上形成薄膜。该表面可以是非晶电介质材料或结晶材料。通过仔细选择前体-载体-蚀刻剂比率，非晶电介质上的SNEG还提供了无定形/多晶材料在氧化物上方的氮化物上的选择性生长。非外延薄膜形成可合并到任何前端制程(FEOL)制造工艺中的最终和/或中间半导体结构。这种最终/中间结构可用于，例如但不限制于：源-漏制造；硬掩模加强；间隔物加宽；高纵横比(HAR)通孔填充；微电子微机械系统(MEMS)制造；FEOL电阻器制造；浅沟道隔离(STI)和深沟道的加衬；关键尺寸(CD)调节和覆层。

公开(公告)号：CN101425518B

公开(公告)日：2010-06-30

申请号：CN200810149240.2

申请日：2008-09-17

申请人： 国际商业机器公司

发明人： S·纳拉丝穆哈 ,  P·D·阿格内罗 ,  陈晓萌 ,  J·R·霍尔特 ,  M·V·卡里 ,  金炳烈 ,  D·K·萨达纳

IPC分类号： H01L27/12 ,  H01L21/84

CPC分类号： H01L27/1203 ,  H01L21/84 ,  H01L27/1207

摘要： 一种半导体结构包括具有第一掺杂极性和第一晶向的外延表面半导体层，以及具有不同的第二掺杂极性和不同的第二晶向的横向邻近的绝缘体上半导体的表面半导体层。该外延表面半导体层具有有缺陷的第一边缘和没有缺陷的邻接的第二边缘。具有与第一边缘垂直的第一栅极的第一器件和具有与第二边缘垂直的第二栅极的第二器件位于该外延表面半导体层中。第一器件可以包括性能敏感的逻辑器件而第二器件可以包括成品率敏感的存储器件。另外的半导体结构包括另一个具有第一极性和第二晶向的横向邻近的第二绝缘体上半导体的表面半导体层，并且其没有边缘缺陷，以适应于成品率敏感的器件。

公开(公告)号：CN101573795A

公开(公告)日：2009-11-04

申请号：CN200780049185.3

申请日：2007-12-20

申请人： 国际商业机器公司

发明人： 刘耀诚 ,  D·奇丹巴尔拉奥 ,  K·里姆 ,  O·格卢斯陈克夫 ,  R·T·莫 ,  J·R·霍尔特

IPC分类号： H01L27/10 ,  H01L21/82

CPC分类号： H01L21/823864 ,  H01L21/76886 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/84 ,  H01L27/1203 ,  H01L27/3279 ,  H01L29/165 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

摘要： 虽然嵌入的硅锗合金和硅碳合金提供许多有用的应用，尤其是通过应力工程增强MOSFET的迁移率，但是在这些表面上形成合金硅化物会使器件性能劣化。本发明提供的结构与方法在半导体衬底上的此类硅合金表面上提供未合金硅化物。这使得能够为相同半导体衬底上的具有嵌入的SiGe的迁移率增加的PFET和具有嵌入的Si:C的迁移率增强的NFET形成低电阻接触。此外，本发明提供用于高于栅极电介质层的厚外延硅合金，尤其是厚外延Si:C合金的方法以增加晶体管器件的沟道上的应力。

公开(公告)号：CN1838417A

公开(公告)日：2006-09-27

申请号：CN200610008395.5

申请日：2006-02-21

申请人： 国际商业机器公司

发明人： J·R·霍尔特 ,  O·C·奥扬

IPC分类号： H01L27/12 ,  H01L21/84 ,  H01L21/762

CPC分类号： H01L29/78 ,  H01L21/76254 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/7846

摘要： 本发明提供了一种半导体结构，该结构包括在绝缘体上半导体(SOI)上的高性能场效应晶体管(FET)，其中其绝缘体是预选几何图形的应力产生材料。这样的结构从单轴应力获得性能的增强，并且在沟道中的应力不依赖于本地接触的布置设计。概括地说，本发明涉及包括上半导体层和底半导体层的半导体结构，其中所述上半导体层与所述底半导体层在至少一个区域中由具有预选几何形状的应力产生绝缘体分离，所述应力产生绝缘体在上半导体层上施加应变。

公开(公告)号：CN102906880A

公开(公告)日：2013-01-30

申请号：CN201180023991.X

申请日：2011-06-10

申请人： 国际商业机器公司

发明人： K·K·陈 ,  A·杜布 ,  J·R·霍尔特 ,  J·B·约翰逊 ,  J·李 ,  D-G·帕克 ,  朱正茂

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/66636 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7834 ,  H01L29/7848

摘要： 公开了其中具有嵌入应力源元件的半导体结构。公开的结构包括位于半导体衬底（12）的上表面上的至少一个FET栅极叠层（18）。至少一个FET栅极叠层包括源极和漏极扩展区域（28），其位于半导体衬底中在至少一个栅极叠层的足印处。在源极和漏极扩展区域（28）之间并在下方的至少一个FET栅极叠层（18）之下还存在器件沟道（40）。该结构还包括嵌入应力源元件（33），位于至少一个FET栅极叠层的相对侧上并且在半导体衬底中。每个嵌入应力源元件都包括，从底部到顶部，具有不同于半导体衬底的晶格常数的晶格常数并且在器件沟道中施加应变的第一外延掺杂半导体材料的第一层（35）、位于第一层的顶上的第二外延掺杂半导体材料的第二层（36）以及位于第二层的上表面的掺杂剂的Δ单层。该结构还包括直接位于Δ单层（37）的上表面上的金属半导体合金接触（45）。

公开(公告)号：CN100461430C

公开(公告)日：2009-02-11

申请号：CN200610008395.5

申请日：2006-02-21

申请人： 国际商业机器公司

发明人： J·R·霍尔特 ,  O·C·奥扬

IPC分类号： H01L27/12 ,  H01L21/84 ,  H01L21/762

摘要： 本发明提供了一种半导体结构，该结构包括在绝缘体上半导体(SOI)上的高性能场效应晶体管(FET)，其中其绝缘体是预选几何图形的应力产生材料。这样的结构从单轴应力获得性能的增强，并且在沟道中的应力不依赖于本地接触的布置设计。概括地说，本发明涉及包括上半导体层和底半导体层的半导体结构，其中所述上半导体层与所述底半导体层在至少一个区域中由具有预选几何形状的应力产生绝缘体分离，所述应力产生绝缘体在上半导体层上施加应变。

公开(公告)号：CN1819201A

公开(公告)日：2006-08-16

申请号：CN200610000322.1

申请日：2006-01-04

申请人： 国际商业机器公司

发明人： 欧阳齐庆 ,  S·潘达 ,  D·奇丹巴尔拉奥 ,  J·R·霍尔特 ,  M·艾昂

IPC分类号： H01L27/092 ,  H01L21/8238

CPC分类号： H01L29/045 ,  H01L21/823807 ,  H01L29/7843

摘要： 本发明提供了一种具有提高的载流子迁移率的半导体结构。该半导体结构包括具有不同结晶取向的至少两个平面表面的混合取向半导体衬底，以及位于不同结晶取向的平面表面的每个上的至少一个CMOS器件，其中每个CMOS器件具有应力沟道。本发明还提供了制造该半导体结构的方法。总体上说，本发明的方法包括以下步骤：提供具有不同结晶取向的至少两个平面表面的混合取向衬底，以及在不同结晶取向的所述平面表面的每个上形成至少一个CMOS器件，其中每个CMOS器件具有应力沟道。

公开(公告)号：CN102906880B

公开(公告)日：2015-08-19

申请号：CN201180023991.X

申请日：2011-06-10

申请人： 国际商业机器公司

发明人： K·K·陈 ,  A·杜布 ,  J·R·霍尔特 ,  J·B·约翰逊 ,  J·李 ,  D-G·帕克 ,  朱正茂

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/66636 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7834 ,  H01L29/7848

摘要： 公开了其中具有嵌入应力源元件的半导体结构。公开的结构包括位于半导体衬底（12）的上表面上的至少一个FET栅极叠层（18）。至少一个FET栅极叠层包括源极和漏极扩展区域（28），其位于半导体衬底中在至少一个栅极叠层的足印处。在源极和漏极扩展区域（28）之间并在下方的至少一个FET栅极叠层（18）之下还存在器件沟道（40）。该结构还包括嵌入应力源元件（33），位于至少一个FET栅极叠层的相对侧上并且在半导体衬底中。每个嵌入应力源元件都包括，从底部到顶部，具有不同于半导体衬底的晶格常数并且在器件沟道中施加应变的第一外延掺杂半导体材料的第一层（35）、位于第一层的顶上的第二外延掺杂半导体材料的第二层（36）以及位于第二层的上表面的掺杂剂的Δ单层。该结构还包括直接位于Δ单层（37）的上表面上的金属半导体合金接触（45）。

公开(公告)号：CN104051273A

公开(公告)日：2014-09-17

申请号：CN201410095336.0

申请日：2014-03-14

申请人： 国际商业机器公司

发明人： B·切恩德拉 ,  P·张 ,  格里高里·G·弗里曼 ,  郭德超 ,  J·R·霍尔特 ,  A·库玛尔 ,  T·J·麦克阿德勒 ,  S·纳拉丝穆哈 ,  V·昂塔鲁斯 ,  S·R·索达里 ,  C·D·雪劳 ,  M·W·斯托克

IPC分类号： H01L21/336 ,  H01L21/311 ,  H01L29/78 ,  H01L29/06 ,  H01L29/423

CPC分类号： H01L29/7848 ,  H01L29/045 ,  H01L29/165 ,  H01L29/36 ,  H01L29/66636 ,  H01L29/7834

摘要： 本发明涉及用于在最大化通道应力水平的同时减小短通道效应的刻面本征外延缓冲层及其形成方法。刻面本征缓冲半导体材料通过选择性外延而淀积在源极沟槽和漏极沟槽的侧壁上。刻面邻接栅极隔离片的外部侧壁在其处邻接源极沟槽或漏极沟槽的侧壁的每条边缘。随后淀积掺杂的半导体材料，以填充源极沟槽和漏极沟槽。掺杂的半导体材料可以淀积成使得本征缓冲半导体材料的刻面延伸并且所淀积的掺杂的半导体材料的内部侧壁在源极沟槽和漏极沟槽每一个当中融合。掺杂的半导体材料可以随后向上生长。刻面本征缓冲半导体材料部分允许掺杂剂在刻面角落附近更大的向外扩散，同时抑制掺杂剂在统一宽度的区域中扩散，由此抑制短通道效应。

公开(公告)号：CN101496149A

公开(公告)日：2009-07-29

申请号：CN200780028062.1

申请日：2007-07-24

申请人： 国际商业机器公司

发明人： A·B·查克拉瓦蒂 ,  D·奇达姆巴拉奥 ,  J·R·霍尔特 ,  刘孝诚 ,  K·里姆

IPC分类号： H01L21/336

CPC分类号： H01L21/823864 ,  H01L21/76224 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/7843 ,  H01L29/7848

摘要： 一种具有代位碳含量超过一个百分比以便通过向NFET的沟道区域施加拉应力而有效地增加电子迁移率的埋置型硅碳(Si:C)，尽管能够以充分高的代位碳含量沉积Si:C的工艺在本质上是非选择性的，但是可以通过超镶嵌工艺中的以下步骤来实现该埋置型硅碳：利用Si:C对由晶体管栅极结构形成的间隙或者沟槽进行过填充；以及将该Si:C进行抛光和刻蚀到凸起栅极结构的表面或者该表面以下，使得Si:C仅留在晶体管源极和漏极之上的所选区域中。